JPS62216270A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62216270A JPS62216270A JP11136886A JP11136886A JPS62216270A JP S62216270 A JPS62216270 A JP S62216270A JP 11136886 A JP11136886 A JP 11136886A JP 11136886 A JP11136886 A JP 11136886A JP S62216270 A JPS62216270 A JP S62216270A
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- polycrystalline silicon
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 15
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。
従来、高速、低消費電力等の性能を有し、且つ高集積化
された半導体装置においては、多結晶シリコン薄膜を用
いることが一般化している。第１図に二層の多結晶シリ
コン薄膜層を使用して、小型化高性能化を実現したバイ
ポーラＮＰＮ ）ランジスタの例（昭和５２年特許願９
３５０８号）を断面図で示す。半導体基板の−主面上に
コレクタとしてのＮ影領域１０１．Ｐ形のベース領域１
０２およびＮ形のエミッタ領域１０３が設けられている
。ベース領域にはＰ形不純物が拡散された第一の多結晶
シリコン薄膜層からなるベース電極１０５．１０５’が
第一の絶縁膜１０４の開口部を通して接続されておシ、
コレクタ領域１０１には同じく第１の絶縁膜１０４の別
の開口部を通してコレクタ電極１０６が接続されている
。又、エミッタ領域１０３にはｎ形不純物が拡散された
第二の多結晶シリ；ン薄膜層からなる工建ツタ電極１０
８が第二の絶縁膜１０７の開口部を通して接続されてお
シ、咳−さ・；−極１０８は該第二の絶縁膜１０７を間
に介しべ一気電極１０１Ｓ、１０５’に重畳する構造と
なりている。このエミッタ電極とベース電極の重量構造
は、十分なエミッタ電極幅を保ちつつ、ベース電極とエ
ミッタ領域との間隔の縮小及びエミッタ領域中の縮小を
従来の写真蝕刻技術の範囲内でもたらす由＜、 トラン
ジスタの小戯化、ご性能化に有効であるとされている。
された半導体装置においては、多結晶シリコン薄膜を用
いることが一般化している。第１図に二層の多結晶シリ
コン薄膜層を使用して、小型化高性能化を実現したバイ
ポーラＮＰＮ ）ランジスタの例（昭和５２年特許願９
３５０８号）を断面図で示す。半導体基板の−主面上に
コレクタとしてのＮ影領域１０１．Ｐ形のベース領域１
０２およびＮ形のエミッタ領域１０３が設けられている
。ベース領域にはＰ形不純物が拡散された第一の多結晶
シリコン薄膜層からなるベース電極１０５．１０５’が
第一の絶縁膜１０４の開口部を通して接続されておシ、
コレクタ領域１０１には同じく第１の絶縁膜１０４の別
の開口部を通してコレクタ電極１０６が接続されている
。又、エミッタ領域１０３にはｎ形不純物が拡散された
第二の多結晶シリ；ン薄膜層からなる工建ツタ電極１０
８が第二の絶縁膜１０７の開口部を通して接続されてお
シ、咳−さ・；−極１０８は該第二の絶縁膜１０７を間
に介しべ一気電極１０１Ｓ、１０５’に重畳する構造と
なりている。このエミッタ電極とベース電極の重量構造
は、十分なエミッタ電極幅を保ちつつ、ベース電極とエ
ミッタ領域との間隔の縮小及びエミッタ領域中の縮小を
従来の写真蝕刻技術の範囲内でもたらす由＜、 トラン
ジスタの小戯化、ご性能化に有効であるとされている。
一方現在、高集積性、高性能を有する集積回路を実現す
る一手段として同一集積回路内にバイポーラ型トランジ
スタとＭＯ８ｍ）ランジスタ（絶縁ゲート盤電界効果ト
ランジスタ）を共存させる試みがなされている。これＫ
よシバイボーラ屋トランジスタの有する高速性及び大き
な電流駆動能力等と、ＭＯＢ型トランジスタの有する高
集積性、高歩留シとを兼ねそなえることが可能となるか
らである。
る一手段として同一集積回路内にバイポーラ型トランジ
スタとＭＯ８ｍ）ランジスタ（絶縁ゲート盤電界効果ト
ランジスタ）を共存させる試みがなされている。これＫ
よシバイボーラ屋トランジスタの有する高速性及び大き
な電流駆動能力等と、ＭＯＢ型トランジスタの有する高
集積性、高歩留シとを兼ねそなえることが可能となるか
らである。
本発明の目的は、多結晶シリコン薄膜を電極として用い
たバイポーラ型トランジスタ、特に前述した構造を有す
るトランジスタと同一集積回路内に共存出来、且つ小型
で高性能を有するＭＯ８ｍ）ランジスタの製造方法を提
供することにある。
たバイポーラ型トランジスタ、特に前述した構造を有す
るトランジスタと同一集積回路内に共存出来、且つ小型
で高性能を有するＭＯ８ｍ）ランジスタの製造方法を提
供することにある。
本発明の半導体装置の製造方法は、−導電盤半導体基板
表面のゲート予定領域上に＃Ｅ１の絶縁物膜を選択的に
形成する工程と、咳第１の絶縁物膜および誼第１の絶縁
物膜の両側の半導体基板表面を覆う第２の絶縁物膜とそ
の両側の半導体基板表面に接するソース。
表面のゲート予定領域上に＃Ｅ１の絶縁物膜を選択的に
形成する工程と、咳第１の絶縁物膜および誼第１の絶縁
物膜の両側の半導体基板表面を覆う第２の絶縁物膜とそ
の両側の半導体基板表面に接するソース。
ドレイン電極となる多結晶シリコン薄膜とを形成する工
程と、該多結晶シリコン薄膜を介して逆導電聾不純物を
半導体基板中に拡散してソース、ドレインのコンタクト
領域を形成する工程と、前記第２の絶縁物膜を除去し前
記第１の絶縁物膜の両側にソース、ドレイ／のコンタク
ト領域に連続する逆導電聾ソース、ドレイン領域を形成
する工程と、前記第１の絶縁物膜の少くとも一部を除去
する工程と、前記ゲート予定領域上にゲート電極を形成
する工程とを有することを特徴とする。
程と、該多結晶シリコン薄膜を介して逆導電聾不純物を
半導体基板中に拡散してソース、ドレインのコンタクト
領域を形成する工程と、前記第２の絶縁物膜を除去し前
記第１の絶縁物膜の両側にソース、ドレイ／のコンタク
ト領域に連続する逆導電聾ソース、ドレイン領域を形成
する工程と、前記第１の絶縁物膜の少くとも一部を除去
する工程と、前記ゲート予定領域上にゲート電極を形成
する工程とを有することを特徴とする。
本発明の製造方法によれば、ソース、ドレイン各領域と
それら電極への接続が自己整合的になされる為に著しく
素子の面積を減することが出来る。又、ゲート寄生する
抵抗な十分に低く保つことが可能となる。さらに、本発
明によればＭＯ８ｍ）ランジスタは第１図で示した構造
のバイポーラトランジスタと同一集積回路内に同時に形
成することが可能である。
それら電極への接続が自己整合的になされる為に著しく
素子の面積を減することが出来る。又、ゲート寄生する
抵抗な十分に低く保つことが可能となる。さらに、本発
明によればＭＯ８ｍ）ランジスタは第１図で示した構造
のバイポーラトランジスタと同一集積回路内に同時に形
成することが可能である。
第１図における第１．第２の絶縁膜１０４，１０７が本
発明の実施例のＭＯ８１１）ランジスタにおけるフィー
ルド酸化膜及びソース、ドレイン電極とゲート電極の間
に存する絶縁膜にそれぞれ対応する。
発明の実施例のＭＯ８１１）ランジスタにおけるフィー
ルド酸化膜及びソース、ドレイン電極とゲート電極の間
に存する絶縁膜にそれぞれ対応する。
次に本発明の実施例によるＭＯ８型トランジスタ構造の
具体的な製造方法を図面で提示しつつ説明する。
具体的な製造方法を図面で提示しつつ説明する。
以下の製造方法の説明においては簡単の為に、ＭＯ８厘
トランジスタの製作に直接関係ある工程のみを示す・実
施例として、第２図（転）乃至第２図■に、高速動作を
目的とした極く短いチャンネル長を有するｎチャンネル
ＭＯ８ｆｊＩｉトランジスタについて説明する。Ｐ型シ
リプン基板３０１表面にシリコン酸化膜３０２、シリコ
ン窒化膜３０３の順で被着させる（８２図（至））。該
シリコン酸化膜３０２は後にゲート酸化膜となる為には
所望のスレッシ晶ホールド電圧が得られる厚さにする必
要がある。例えばＩＶ程度のスレッシ凰ホールド電圧を
得る為には、５００Ａ８ｉ度が好ましい。次にシリコン
窒化膜３０３を一部領域３０３＃を残して除去した後、
該シリコン窒化膜３０３−をマスクとして基板表面を選
択的に酸化し、５０００人〜１μ程度の厚さのフィール
ド酸化層３０４を成長させる（第２図＠））。この後、
残存するシリコン窒化膜３ｏ３Ｉ及びその下のシリコン
酸化膜３０２’を中央部１／ｊ 〜ｌ巾の領域３０３”
、３０２”のみを残して除去する（第２図回）。次に前
記第１の実施例の場合と同様に装置表面全面に多結晶ク
リコン薄膜、シリコン窒化膜を順次被着させた後、将来
のソース、ドレイン電極３０５，３０６を除く多結晶ク
リコン薄膜領域をシリコン酸化層３０７に変換する。こ
こで、シリコン基板上に残存する細いシリコン窒化膜３
０３１′を被う領域上にはシリコン酸化層３ｏ７＃が形
成される。次に第１の実施例の場合と同様に多結晶シリ
コン薄膜を通し、リン原子を拡散することによ〕シリコ
ン基板中にソース、ドレインのコンタクト領域３０８．
３０９を形成する（第２図の））。この後、シリコン酸
化層領域３０７・を除去し、シリコン窒化膜３０３〃及
びそれを挾むシリコン基板領域の表面が露出される。次
に、シリコン窒化膜３ｏ３〃をマスクとじてリン原子を
拡散することによシシリコン基板中Ｋｎ型のソース、ド
レイン領域３１０，３１１を形成する（第２図＠））。
トランジスタの製作に直接関係ある工程のみを示す・実
施例として、第２図（転）乃至第２図■に、高速動作を
目的とした極く短いチャンネル長を有するｎチャンネル
ＭＯ８ｆｊＩｉトランジスタについて説明する。Ｐ型シ
リプン基板３０１表面にシリコン酸化膜３０２、シリコ
ン窒化膜３０３の順で被着させる（８２図（至））。該
シリコン酸化膜３０２は後にゲート酸化膜となる為には
所望のスレッシ晶ホールド電圧が得られる厚さにする必
要がある。例えばＩＶ程度のスレッシ凰ホールド電圧を
得る為には、５００Ａ８ｉ度が好ましい。次にシリコン
窒化膜３０３を一部領域３０３＃を残して除去した後、
該シリコン窒化膜３０３−をマスクとして基板表面を選
択的に酸化し、５０００人〜１μ程度の厚さのフィール
ド酸化層３０４を成長させる（第２図＠））。この後、
残存するシリコン窒化膜３ｏ３Ｉ及びその下のシリコン
酸化膜３０２’を中央部１／ｊ 〜ｌ巾の領域３０３”
、３０２”のみを残して除去する（第２図回）。次に前
記第１の実施例の場合と同様に装置表面全面に多結晶ク
リコン薄膜、シリコン窒化膜を順次被着させた後、将来
のソース、ドレイン電極３０５，３０６を除く多結晶ク
リコン薄膜領域をシリコン酸化層３０７に変換する。こ
こで、シリコン基板上に残存する細いシリコン窒化膜３
０３１′を被う領域上にはシリコン酸化層３ｏ７＃が形
成される。次に第１の実施例の場合と同様に多結晶シリ
コン薄膜を通し、リン原子を拡散することによ〕シリコ
ン基板中にソース、ドレインのコンタクト領域３０８．
３０９を形成する（第２図の））。この後、シリコン酸
化層領域３０７・を除去し、シリコン窒化膜３０３〃及
びそれを挾むシリコン基板領域の表面が露出される。次
に、シリコン窒化膜３ｏ３〃をマスクとじてリン原子を
拡散することによシシリコン基板中Ｋｎ型のソース、ド
レイン領域３１０，３１１を形成する（第２図＠））。
これら領域は既に形成されているシリコン基板中のｎｕ
のソース、ドレインのコンタクト領域３０８，３０９と
接続する。次にシリコン窒化膜３０３＃をマスクとして
露出されているシリコン基板領域３１０，３１１の表面
及びソース、ドレイン電極３０５．３０６の表面に熱酸
化膜３１２を成長させる。
のソース、ドレインのコンタクト領域３０８，３０９と
接続する。次にシリコン窒化膜３０３＃をマスクとして
露出されているシリコン基板領域３１０，３１１の表面
及びソース、ドレイン電極３０５．３０６の表面に熱酸
化膜３１２を成長させる。
この熱酸化膜はゲート酸化膜とは無関係であるので、ピ
ンホール等が発生しない程度の十分な厚さにすることが
可能である。最後にシリコン窒化膜３０３＃を除去した
後、第１の実施例と同様にリン原子が拡散された多結晶
シリコンゲート電極３１３を形成することにより、ｎチ
ャンネＡ／Ｍ Ｏ８ｍ ）ランジスタが完成する（第２
図（ト））。
ンホール等が発生しない程度の十分な厚さにすることが
可能である。最後にシリコン窒化膜３０３＃を除去した
後、第１の実施例と同様にリン原子が拡散された多結晶
シリコンゲート電極３１３を形成することにより、ｎチ
ャンネＡ／Ｍ Ｏ８ｍ ）ランジスタが完成する（第２
図（ト））。
以上説明したように本発明の半導体装置の製造方法は結
晶シリコン層をソース、ドレイン電極として用い、それ
ら電極を介してシリコン基板中にソース、ドンイ／のコ
ンタクト領域を形成し、且つゲート予定領域上の第１の
絶縁物膜の両側にソース、ドレインコンタクト領域に連
続するソース、ドレイン領域を形成し、ゲート予定領域
上にゲート電極を形成することＫよりて高速動作が行え
る極〈短いチャンネル長を有するＭＯ８減トランジスタ
を作製することができる。
晶シリコン層をソース、ドレイン電極として用い、それ
ら電極を介してシリコン基板中にソース、ドンイ／のコ
ンタクト領域を形成し、且つゲート予定領域上の第１の
絶縁物膜の両側にソース、ドレインコンタクト領域に連
続するソース、ドレイン領域を形成し、ゲート予定領域
上にゲート電極を形成することＫよりて高速動作が行え
る極〈短いチャンネル長を有するＭＯ８減トランジスタ
を作製することができる。
又、本発明によるＭＯ８ｆｉ）ランジスタの製造方法の
他の特徴は多結晶シリコンを電極として用いるバイボー
−）型トランジスタと同一集積回路内に容易に形成し得
る点にある。従りて本発明の技術的範囲は前記の実施例
に限定されず、ＰテヤンネＮＭＯ８型トツ／ジスタ及び
その他特ＩＦＦ＃ｌＩ求の範囲の示す全ての装置に及ぶ
。
他の特徴は多結晶シリコンを電極として用いるバイボー
−）型トランジスタと同一集積回路内に容易に形成し得
る点にある。従りて本発明の技術的範囲は前記の実施例
に限定されず、ＰテヤンネＮＭＯ８型トツ／ジスタ及び
その他特ＩＦＦ＃ｌＩ求の範囲の示す全ての装置に及ぶ
。
第１図は多結晶シリコン薄膜を電極として用いた従来の
バイポーラ屋トランジスタの断面図であり、第２図（イ
）乃至第２図（Ｅ’）は１本発明の実施例を半導体装置
の工程断面図で示したものである。 尚図中、 １０１．３０１・・・Ｐ警手導体基板、１０２・・・ベ
ース領域％１０３・・・エミッタ領域、１０４，１０７
．．１０５゜１０５’、１０６，１０８，３０５，３０
６．３１３・・・多結晶シリコン薄膜、３０２，３０２
’、３０２”。 ３０４．３０７，３０７’、３１２・・・シリコン酸化
膜、３０３．３０３ｒ、３０３１’−・・シリコン窒化
膜、３０８゜３０９・・・ソース、ドレインのコンタク
ト領域、３１０゜３１１・・・ソース、ドレイン領域。 ′＄ Ｚ 図 手続補正書働式） ％式％ １、事件の表示 昭和６１年 特 許 願第１１１
３６８号２、発明の名称 半導体装置の製造方法３、
補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人
バイポーラ屋トランジスタの断面図であり、第２図（イ
）乃至第２図（Ｅ’）は１本発明の実施例を半導体装置
の工程断面図で示したものである。 尚図中、 １０１．３０１・・・Ｐ警手導体基板、１０２・・・ベ
ース領域％１０３・・・エミッタ領域、１０４，１０７
．．１０５゜１０５’、１０６，１０８，３０５，３０
６．３１３・・・多結晶シリコン薄膜、３０２，３０２
’、３０２”。 ３０４．３０７，３０７’、３１２・・・シリコン酸化
膜、３０３．３０３ｒ、３０３１’−・・シリコン窒化
膜、３０８゜３０９・・・ソース、ドレインのコンタク
ト領域、３１０゜３１１・・・ソース、ドレイン領域。 ′＄ Ｚ 図 手続補正書働式） ％式％ １、事件の表示 昭和６１年 特 許 願第１１１
３６８号２、発明の名称 半導体装置の製造方法３、
補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人
Claims (1)
- 一導電型半導体基板表面のゲート予定領域上に第１の絶
縁物膜を選択的に形成する工程と、該第１の絶縁物膜お
よび該第１の絶縁物膜の両側の半導体基板表面を覆う第
２の絶縁物膜とその両側の半導体基板表面に接するソー
ス、ドレイン電極となる多結晶シリコン薄膜とを形成す
る工程と、該多結晶シリコン薄膜を介して逆導電型不純
物を半導体基板中に拡散してソース、ドレインのコンタ
クト領域を形成する工程と、前記第２の絶縁物膜を除去
し前記第１の絶縁物膜の両側の半導体基板中に前記ソー
ス、ドレインのコンタクト領域に連続する逆導電型ソー
ス、ドレイン領域を形成する工程と、前記第１の絶縁物
膜の少くとも一部を除去する工程と、前記ゲート予定領
域上にゲート電極を形成する工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136886A JPS62216270A (ja) | 1986-05-15 | 1986-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136886A JPS62216270A (ja) | 1986-05-15 | 1986-05-15 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5085980A Division JPS56147466A (en) | 1980-04-17 | 1980-04-17 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216270A true JPS62216270A (ja) | 1987-09-22 |
| JPH0447457B2 JPH0447457B2 (ja) | 1992-08-04 |
Family
ID=14559420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11136886A Granted JPS62216270A (ja) | 1986-05-15 | 1986-05-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129928A (ja) * | 1988-11-09 | 1990-05-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427774A (en) * | 1977-08-03 | 1979-03-02 | Nec Corp | Semiconductor device |
| JPS5541738A (en) * | 1978-09-20 | 1980-03-24 | Hitachi Ltd | Preparation of semiconductor device |
-
1986
- 1986-05-15 JP JP11136886A patent/JPS62216270A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427774A (en) * | 1977-08-03 | 1979-03-02 | Nec Corp | Semiconductor device |
| JPS5541738A (en) * | 1978-09-20 | 1980-03-24 | Hitachi Ltd | Preparation of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129928A (ja) * | 1988-11-09 | 1990-05-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447457B2 (ja) | 1992-08-04 |
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