JPS62194562A

JPS62194562A - キヤツシユメモリシステム

Info

Publication number: JPS62194562A
Application number: JP60225242A
Authority: JP
Inventors: Yasushi Tanzawa; 丹澤　靖; Shigeru Hashimoto; 繁橋本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-10-09
Filing date: 1985-10-09
Publication date: 1987-08-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　　次〕概　　要産業上の利用分野従来技術発明が解決しようとする問題点問題を解決するための手段作　　用実施例ＣＡ）・リプレース情報（１）４ウェイ構成、（ＩＩ）２ウエイ構成ＣＢ）　　
実施例構成（Ｃ）　　動作説明　ａ；４ウ工イ動作ｂ；２ウェイ動
作２ウェイリプレース論理ゲート；２ウ工イ新ＬＲＵ値作成ゲート；選択ゲート１２；選択ゲート１３；ＣＤ）　　変形例・応用例効　　果〔概　要〕本発明は、システム構成、即ち、エントリ数及びウェイ
数が変更できるキャッシュメモリシステムにおいて、メ
モリをモジュール化し、且つ、モジュール毎にヒツト／
アンヒツト状況を並列に検査する事で、システム構成に
依らず応答速度を高速化したものである。

〔産業上の利用分野〕

本発明は、使用頻度の高い記憶データ群を高速メモリに
格納しておき、低速データメモリへのアクセス時、この
高速メモリに記憶データが存在する時、高速メモリから
データを出力するキャッシュメモリシステムに関し、特
にキャッシュメモリシステムの構成、即ち、同一アドレ
スに並列して記憶できる格納領域（ウェイと称する）数
と、１つのウェイ中に格納できるアドレス数（エントリ
数と称する）とを変更できるキャッシュメモリシステム
に関するものである。

〔従来技術〕

第８図は従来のキャッシュメモリシステムのブロック図
である。

図中、１は主処理装置であり、アドレスデータを出力す
るもの、２はキャッシュメモリ部、３はデータメモリ部
であり、アドレス”００００”−’ＦＦＦＦ″（１６進
表示）の格納アドレスを有するもの、４はアドレスデコ
ーダである。

主処理装置１がデータメモリ３の特定アドレスにアクセ
スする際、アドレスレジスタ２０に特定アドレス“ｘｘ
ｘｘ”をセットする。アドレスレジスタ２０の一部のア
ドレス、例えば下位８ビツトは各キャッシェメモリ２１
〜２ｎのアドレスデコーダ２１ｄ−２ｎｄに供給される
。

タグメモリ２１ａ〜２ｎａには、アドレスの上位８ビツ
トが格納きれており、上記の如く、下位８ビツトのアド
レスの指す格納アドレスから対応する上位８ビツトのデ
ータが比較器２１ｃ〜２ｎｃに読出される０比較器２１
ｃ〜２ｎｃにおいて、アドレスレジスタ２０の上位８ビ
ツトをタグメモリ２１ａ〜２ｎａから読出された上位８
ビツトが各々比較される。

この結果比較が一致した場合、リプレース制御回路２０
ａ（以下、ＬＲＵ（Ｉ、ｅａｃｔ　Ｒｅ５ｅｎｔ　Ｕｓ
ｅ）回路と称する）に一致を意味するヒツト信号ｈ１〜
ｈｎが供給される。一方、メモｌ７２１ｂ〜２ｎｂには
データメモリ３の格納データ、特にデータメモリ３の格
納アドレスの内、下位８ビツトがレジスタ２０に示され
、上位８ビツトがタグメモリ２１＆〜２ｎａの対応する
アドレスに格納されたアドレスとを組合せたアドレスに
格納されたデータと、同じデータが格納されている。

上述した如く、ヒラ）１号が発生したキャッシュメモリ
の比較器からの出力でゲート２１ｅ〜２ｎｅの何れか一
つのゲートが開き、データメモリ３の読出しデータとし
てキャッシュメモリ２１〜２ｎの何れかの読出しデータ
が主処理装置１に供給される０また、ＬＲＵ回路２０ａはこのヒツト信号を受信すると
、そのヒツト信号の発生したキャッシュメモリに対し、
最も遅くキャッシュメモリの書替えが行われる様リプレ
ース論理を変更する。

一方、何れのキャッシュメモリからもヒツト信号を受信
しない場合には、ＬＲＵ回路２０ａは一定のリプレース
論理に従って、特定のキャッシュメモリを書替える様指
示する。

これにより指定されたキャッシュメモリは、アドレスレ
ジスタ２０の下位８ビツトで示されるメモリ部２１ｂア
ドレスにデータメモリ３から読出されたデータを書込む
と共に、アドレスレジスタ２０の上位８ビツトで示され
るデータをタグメモリ２１ａの同じアドレスに書込む。

この様にして、一旦データメモリ３から読出されたデー
タをキャッシュメモリ２１〜２ｎのデータ部分の何れか
一つに格納することにより、次に同一アドレスがアクセ
スされた時、高速（短時間）にアクセスデータを得るこ
とが可能表メモリ（キャッシュメモリ）より１短時間に
データを得ることができる。

〔発明が解決しようとする問題点〕

上記した従来のキャッシュメモリシステムにおいては、
通常、ウェイ（ｗａｙ）数、即ち、下位８ビツトが同一
アドレスの数が固定され、またそのエントリ数、即ち、
１つのキャッシュメモリの格納領域が固定されている〇一方、ウェイ数およびエントリ数はキャッシュメモリシ
ステムを含む全体のシステムの処理形態。

業務内容、システム構成によって異っている。

このため、特定のシステムに適するキャッシュｊ　％　
ＩＪンステムを構築したとしても、他のシステムに適用
できない、即ち、汎用性が低いという欠点を有している
。

また、ウェイ数、エントリ数を可変する提案も有るが、
複数のウェイ数を持つキャッジ具メモリとして、物理的
に１つのメモリで構成しているため、１つのウェイ数の
場合の応答速度に比較して複数のウェイ数の場合の応答
速度が遅くなる、或は構成が複雑になるという欠点を有
している◇〔問題点を解決するための手段〕第１図において、本発明で警エキャッシュメモリ部２１
０，２１１，２１２．２１ｘをモジエール化し、第一選
択手段でレジスタ２１５に指定の情報に従って各モジー
ールの出力り、　−ｈ、を選択する事でウェイ数を変更
する。

〔作　用〕

第１図図示の動作及び作用を、第２図（ａ）、　（ｂ）
を基に説明する。

先ず、ＣＰＵＬからレジスタ２１５に対して、並列に同
時動作すべきモジエールの数を指定すべくデータをセッ
トする。

レジスタ２１５の信号Ｍは第一選択手段２１３゜及びリ
プレース手段２１４に供給される。

この信号Ｍが全てのモジュール２１０．２１１゜２１２
．２１！例えば、４つのモジュールが並列に同時に動作
すべきである事を指定する場合、第２図（ａ）の接続系
態となる。

即ち、第２図（ａ）において、第一選択手段２１３は、
全メモリモジュール２１０．２１１．２１ｘ、　２１２
のヒツト信号をその出力に導く、これらの出力は図示さ
れない論理和回路を経てヒツト信号として出力される。

更に第二選択手段は、このモード信号Ｍによりリプレー
ス情報格納モジュール２１４２及び２１４３の出力を各
々並列に６ビツト田力する。

リプレース情報は、メモリモジニール２１０〜２１２に
より作成されるウェイ間で遷移できる通路に対応して１
ビツトづつ割当てられており、メモリモジュール２１０
〜２１２が４つのウェイを構成する場合６ビツト、２つ
のウェイを構成する場合１ビツト、８つのウェイを構成
する場合２８ビツトとなる。

即ち、ウェイ数ｎに対し、（ｎ−１）＋（ｎ−２）＋・
・・・・・＋（ｎ−ｎ＋１）ビットが必要となる〇また
各ビットは、その論理レベル＠１”Ｏ”がウェイ間の遷
移方向を示す。

本原理の例においては、ウェイ数が４つの場合で説明し
ているので、（４−１）＋（４−２）＋（４−３）−６
とな５，６ビツトが必要である。この６ビツトをリプレ
ース情報格納モジュール２１４２．２１４３の各々に３
ビツトづつ割当て格納する。

このため第二選択手段２１４４は信号Ｍの指示により、
６ビツト並列出力を両リプレース情報格納モジエール２
１４２．２１４３から３ビツトづつ得て組合せ出力する
。

第１図において、第二選択手段２１４４の選択出力は変
更手段に与えられ、第一選択手段２１３のヒツト信号り
、に応じて所定の変更論理でリプレース情報を変更し、
リプレース情報格納モジエール２１４２，２１４３のレ
ジスタ２０の下位アドレスｂ１〜ｂ、に示される格納位
置の内容を更新する。

また、ヒツト信号ｈｏが不一致である場合、リプレース
情報をデコードしてメそリモジェール２１０〜２１２の
内、特定のメモリモジュールを書替える様指示する。

一方、ＣＰＵ１がレジスタ２１５に並列に同時に動作す
べきメモリモジュール数を＠２モジュール”と指定した
場合、各選択手段２１３，２１４は第２図（ｂ）に示す
接続形態をとる。即ち、レジスタ２００９ビツト目ｌ）
９の信号線が、例えば論理“Ｏ”の場合、各選択子ｌＲ
２１３，２１４は実線で示す接続形態となり、又、論理
１１′の場合、破線で示す接続形態となる。

これによりメモリモジュール２１０〜２１２に対するア
ドレスの割付けが第２図（ｂ）Ｋ示す割付けとなる。即
ち、２つのメモリモジュールでアドレス”　ｏｏｏ　＝
〜＠ＩＦＦ’のアドレスが単位のウェイを形成する。

従ってメモリモジュールが４つ存在スレばウェイ数が２
となる。またウェイ数が２の場合、前述の如くリプレー
ス情報は１ビツトで済む。従って各リプレース情報格納
モジュール２１４２．２１４３に＋！　＋７フレツシユ
メモリモジユールのアドレス毎に１ビツト、リプレース
情報が格納されていれば良く、２つの格納モジュール２
１４２．２１４３をレジスタ２０の第９ビット位置の信
号ｂ９によって選択し、一方の読出し信号のみを使用す
る。即ち、格納モジュール２１４２がメモリモジュール
のアトｖｘ″ｏｏｏ　＝−−ＯＦＦ　＝（１６進）＋７
５ｖプｖ−ス情報を、２１４３がアドレス１１００”〜
１１ＦＦ″のリプレース情報を格納する。

以上の様に本発明では、キャッシュメモリ部分をモジエ
ール化し、各々で出力するヒツト信号を選択出力するよ
うにしているので、レジスタ２゜にアドレスデータを与
えてからヒツト信号を得るまでの応答時間はウェイ数が
変化、つまりモジーールの組合せの数が変化者には依存
しない。っまり、最小単位のキャッシュメモリモジュー
ルノ応答時間で済む。

しかも、リプレース手段のリプレース情報格納手段がモ
ジエール化され、この出力を組合せ及び／又は選択する
構成であるので、この格納手段の格納領域を有効利用で
きる〇以下、実施例につき詳細に説明する。

〔実施例〕

本実施例においては、メモリモジュールが４個存在し、
ウェイ数が２ウエイ７４ウエイの場合を例にとり）各モ
ジエールの格納領域数、Ｒｐち、二ン）　ＩＪ数を５１
２の場合を例にとり説明する０尚、本発明は以後に説明
する実施例に限らず、メモリモジュールを釧１設けた場
合には、そのウェイ数を本発明の趣旨に沿って２，４，
８．・・・２ｎのｎ通りのウェイ数を構成する事ができ
、又その他メモリモジュール数の適当な組合せにより種
々のウェイ数を構成できる０ＣＡ）　　リプレース情報第３図（ａ）、　（ｂ）は実施例のリプレース情報説明
図、第３図（ｅ）はリプレース対象メモリモジュール説
明図である。

図中、５１Ｌ〜５ｃｋＸ各々メモリモジュール、８〜ｇ
は遷移経路、６’Ｆエリプレース情報格納エリアＷ１〜
Ｗ４はウェイである０（１）４ウエイ構成キャッシュメモリシステムに４ウエイ存在する場合を第
３図（ａ）により説明する０リプレース情報格納エリア６′には、各遷移経路ａ−ｆ
に対応する格納エリアａ−ｆを備え、その内＆−ｅの３
ビツト情報は本発明で称する１つのリプレース情報格納
モジュール６ａＫ格納され、他のｄ−ｆの３ビツトの情
報は、他の１つのリプレース情報格納モジュールに格納
される。

各ウェイＷ１〜Ｗ４間の遷移経路ａ−ｆに示す矢印は次
の論理で変更される。

第３図（１ｋ）に示す矢印の方向に対し、各々その格納
エリアｄに表示した各符号が予め割当てられる。

即ち、経路ａの矢印には論理“１”が、経路すの矢印に
は論理°１１が、経路Ｃの矢印には論理“Ｏ”が・・・
・・・、経路ｆの矢印には論理“Ｏｍが割当てられる。

矢印の方向が同図と逆方向になると論理“１１のものは
論理″″０１に、論理”Ｏｍのものは論理“１１に変更
される。

又、各矢印によって各ウェイに向く矢印の数が多いウェ
イ程、より過去に参照されたウェイであると定義され、
最も多く矢印を受けるウェイが格納内容を最初に変更す
べきウェイとなる。

従って、第３図（ａ）に示す状態の場合、ウェイＷ２が
最も多く矢印を受けており、ウェイＷ２のメモリモジュ
ール５ｂが次に変更すべき対象のメモリモジュールとな
る０従って、若しキャッジ具メモリをアクセスした際、
ＣＰＵが発したアドレスのデータをキャックユメモリが
格納していない場合、メモリモジュール５ｂを変更制御
する〇一方、キャッシュメモリをアクセス時、何れかの
ウェイ例えばウェイＷ１がヒツト、即ち、ＣＰＵが発し
たアドレスのデータを格納している場合、ウェイＷ１に
向う全ての矢印の方向が反転する。この場合、経路ａｌ
　ｄｏ　　ｆの矢印の向く方向が逆方向となり破線の通
りになる。従って、格納エリアｄ中の各経路ａ＝ｆに対
応するデータ）’：！’　１．１．０．０．１゜Ｏｍか
ら＠０．１．０．１．１．１’に変更されルａ　？：−
レにより、次に内容更新すべき対象ウェイ、即ち、メモ
リモジュールはウェイ３メモリモジユール５ｃとなる。

（Ｉ＋）　　２ウエイ構成キャッシュメモリシステムが２ウエイ構底をとる場合を
第３図（ｂ）に示す。

２ウエイの場合、遷移経路は１つの経路ｇのみであり、
ウェイＷ１とウェイＷ２との何れかが変更対象として選
択される◇各つェイＷ１．Ｗ２には、夫々格納モジュー
ル５ａ、５ｂ及び格納モジュール５ｃ、５ｄが設けられ
、ウェイ内の各格納モジエールの区別はキャッシュメモ
リシステムにＣＰＵより与えられたアドレスデータの第
１０ビｙ）位置ｂ９の値で行われる。

また、リプレース情報は１ビツトのみであり、格納モジ
エール６ａ又６ｂの何れか一方の格納エリア６′に格納
される。

第３図（Ｃ）において、各リプレース対象格納モジュー
ルは、４ウエイの場合、第３図（ｅ）に図示のリプレー
ス情報ａ＝ｆの各ビットの内容逆論理となりた場合に変
更対象にされる。そして、該当するリプレース対象モジ
ュールがリプレースされるとリプレース格納領域は同図
の論理のデータに変更される。

尚、リプレース情報中ｒＸＪ印はその符号に依存しない
事を示す。

従って４ウエイ構底の場合、モジュール５ａは経路ａ、
ｂ、ｅの各情報によるリプレース論理がａ　−１）−ｃ
ｆｆｌｌの場合に、モジュール５ｂは経路ａ　ｒ　ｄ　
、ｆの各情報によるリプレースの論理がｉ・ｄ−ｆ−１
の場合に、モジュール５ｃは経路す。

ｃ、ｆの各情報によるリプレース論理が５・Ｃ・Ｔ−１
の場合に、更にモジュール５ｄは経路Ｃ１ｄ、ｅの各情
報によるリプレース論理が石・ａ・ｅ−１の場合に、そ
れぞれ変更対象として指定される。

一方、２ウエイ構成の場合はモジュール５ａはリプレー
ス情報ｇと、ＣＰＵから与えられるアドレスデータの第
１０ビツトｂ９の符号により決定され、第３図（ｅ）に
示す関係で、各々のモジュールが変更すべき対象モジエ
ールとして指定される。

ＣＢ）　　実施例構成の説明第４図は本発明の一実施例のブロック図である。

第１図と対比すれば、第４図のタグメモリモジュール５
ａ−５ｄｉＺメモリモジユールＩ〜ＩＶ２１０〜２１２
に相当する。また、第１図の第一選択手段２１３が第４
図のゲート回路７．オア回路０５゜セレクタ８及びエン
コーダ９に対応する。

また、第１図の変更手段２１４１が第４図の４ウエイリ
プレース論理ゲート１０．２ウエイリプレース論理ゲー
）１４．４ウ工イ新ＬＲＵ値作成ゲート１１．及び２ウ
工イ新ＬＲＵ値作成ゲート１５に対応し、更に第１図の
第二選択手段２１４４が第４図の選択ゲート１２，１３
に対応し、第１図の格納モジュール２１４２．２１４３
がそれぞれＬＲＵメモリモジュール６ａ、６ｂに対応す
る。

本実施例においては、アドレスデータはＡ０〜ＡＨの全
３２ビット存在し、アドレスデータの第Ｏビット位置〜
第８ビット位置迄のアドレスデータＡＤＯ〜８をキーに
各メモリモジュールをアクセスする。従って、各メモリ
デ−タ部は２１、即ち＠５１２　’の格納アドレスを備
えている。

又、本実施例では各タグメモリモジュール５ａ〜５ｄに
格納されるデータは後述する如く、アドレスデータの上
位のアドレスピッ）ＡＤ９〜ＡＤ３１及びその制御デー
タのみを格納し、第１図に示すデータメモリ３の格納デ
ータはこのタグメモリモジュール５８〜５ｄＫは格納し
ない。

キャッシュメモリが格納すべきデータは、データメモリ
３とは異なるキャッシェメモリデータ部ｉｏｏに格納さ
れる。

従って、キャッシェメモリデータ部１００の格納アドレ
ス数は、各タグメモリモジ、−ル５ａ〜５ｄの全格納ア
ドレス数に一致する。

本実施例では各タグメモリモジュールは、５１２アドレ
スを備えているので、キャッシュメモリデータ部１００
の格納アドレス数は次式で、４（タグメモリの数）Ｘ５
１２−２０４８２０４８個となる。

キャッシュメモリデータ部１００）Ｘ、アドレスデータ
ＡＤＯ〜３１の内の一部ＡＤＯ〜８と、キャッシュ制御
回路２０００２ビツトの田力をアドレスとするメモリで
あり、これらのアドレスデータを受けた際、データ信号
線りと、Ｍｍアドレスとの間でデータ送受を行う。

尚）キャッジ−メモリデータ部１００は、本実施例の如
く複数タグメモリモジュール分をまとめて１つの一連の
アドレスが付されたメモリとして構成しても良いが、複
数タグメモリモジュールの各々に対応してモジュール化
しても良い。

キャッシュメモリデータ部１００を複数タグメモリモジ
為−ルの各々に対応してモジュール化した場合には、後
述する各ヒツト侶号り、〜ｈ４を各モジシールのイネー
ブル信号として使用する。

本実施例の如く、キャラシム制御回路２００とキャッシ
ュメそりデータ部１００とを分離可能に構成すれば、キ
ャッシュ制御回路２００のみをＬＳＩ化し、小形化する
こともできる。

タグメモリモジュール５ａの構成が第５図に示される。

尚、他のタグメモリモジュール５ｂ、５ｃ、５ｄも、こ
のタグメモリモジュールと同じ構成である０タグメモリモジュールをでは、タグメモリ５１を備え、
このタグメモリ５１にアドレスデータの第１０ビツト位
置から第３２ビツト位置のアドレスデータ（Ａ９〜Ａ３
１）が、アドレスデータの第１ビツト目〜繭９ビツト目
でアドレスされる各格納アドレスに格納されている。ま
１こ、制御データメモリ５４には、タグメモリ５１の各
格納アドレスに対応する格納アドレスを備え、タグメモ
リ５１の対応するアドレスが使用されているか否かを示
すバリディティデータピットと、タグメモリ５１の対応
するアドレスに格納されるアドレスデータのパリティデ
ータビットとが格納されている０本モジュールの動作を
説明する。

アドレス信号１Ａｏ−Ａ３１にアドレスデータが与えら
れると、信号線ＡＤＯ〜８のアドレスデータがタグメモ
リ５１及び制御データメモリ５４にアクセスすべきアド
レスとして与えられるＯこれによムタグメモリ５１から
アドレス信号＠ＡＤ９〜３１に相当する数の格納データ
ＡＤ９’〜３１’が読出され、また同時に制御データメ
モリ５４からバリディティデータＶ、及びノくリテイデ
ータＰが読出される。比較回路５１はアドレス信号線Ａ
Ｄ９〜３１のデータと、読出したデータＡＤ９’〜３１
′とを比較し、一致すれば論理゛１″の信号を、不一致
であれば論理“Ｏ″の結果信号を発生する。

またパリティチェック回路５３は読出したデータＡＤ９
’〜３１′によりパリティデータを自動生成し読出され
たパリティデータＰと比較する。またパリティチェック
回路５３は、その比較結果をバリディティデータＶが論
理“１”、即ち、該当アドレスがキャッシュメモリとし
て使用されている論理の場合、パリティチェック信号と
して信号ｉＰｅに出力する。

尚、第４図には本信号ＭＡＰｅは開示されていないが、
この信号線Ｐｅは他のモジュールの対応する信号線と合
成されて、第１図図示のＣＰＵＩに接続されると考えて
良い。

比較回路５２の比較結果信号はアンドゲートＡ７に供給
される。アンドゲートＡ７はバリディティデータＶ、イ
ンヒピット信号線ＩＮＨの信号及び結果信号が供給され
ている。

尚、インヒビット信号線ＩＮＨは、第１図図示のＣＰＵ
１と接続され、ＣＰＵＩからキャッシュメモリシステム
を使用する場合には常に論理“１＃の信号が供給されて
いる。

従って、アントゲ−）Ａ７は該当アドレスがキャッシュ
メモリとして使用されいる論理であれば比較回路５２の
結果信号を信号線に供給する。

後々又、後述するリプレース信号線ｒｐに論理“１″の
信号が与えられた時、タグメモリ５１はアドレス信号線
ＡＤ９〜３１に示されるアドレスデータを、アドレス信
号線ＡＤＯ〜８に示されるアドレスに格納する。この時
、同時にパリティ作成回路８１はアドレス信号線ＡＤ９
〜３１に示されるアドレスデータのパリティ信号を生成
し、出力している。このため制御データメモリ５４は、
このパリティ信号をアドレス信号線ＡＤＯ〜８に示され
るアドレスに格納する。

以下、第４図に従い実施例の動作を説明する。

（Ｃ）　　動作説明ａ；　４ウ工イ動作キャッシュメモリシステムを４ウエトで動作させる場合
、キャッシュ制御回路２００へのモード信号線Ｍに論理
レベル“１１の信号が供給される。

モード信号ｉ！ＪＭはゲート回路７１選択ゲート１１゜
１３に接続されている。

ゲート回路７において、モード信号線Ｍに論理“１′の
信号が供給されると、アンドゲートＡｌ。

Ａ３．Ａ４．Ａ６が開放し、インヒビットゲート付アン
トゲ−）　ＩＡＩが閉成される。インヒビットゲート付
アントゲ−）　ＩＡＩが閉成される事により、このゲー
トＩＡＩの出力は論理′ＯｍとなムアンドゲートＡ２．
Ａ５ｊ−！、閉成され、又インヒビットゲート付アンド
ゲートＩ　Ａ　２．　　Ｉ　Ａ　３に！開放される。こ
れにより、タグメモリモジュール５ａ〜５ｄから出力さ
れるヒツト信号、即ち、第５図にて説明した結果信号り
は、アンドゲートＡｌ。

Ａ３．Ａ４．Ａ６及びゲートＩＡ２．ＩＡ３を介し、ま
たオアゲート０１〜０４を介し出力される０またゲート
回路７から出力される各ヒツト信号ｈ（ｈ＋〜ｈ４）は
オアゲー）０５で論理和がとられヒツト信号線Ｈにヒツ
ト／アンヒツトを示す信号を出力する０図示されないキャッシュメモリのアクセス手段は、この
ヒツト信号線Ｈ上の信号の発生時間を監視し、一定時間
内にヒツトを示す信号が受信されればキャッジ−メモリ
データ部１００に読出し信号Ｒを供給する。

一方、ヒツト信号線り、〜ｈ４はセレクタ８にも供給さ
れている。セレクタ８は、図示されないアクセス手段か
ら供給されるセレクト信号線ｃｈ上の信号により、ヒツ
ト信号線り、〜ｈ４又は後述するリプレース信号線ｒＰ
ｓ〜ｒｐ４の何れか一方を出力端子に接続する。

セレクト信号線ｃｈ上には、キャッシュメモリシステム
からデータを得る必要がある場合には論理”０“の信号
が、キャッシュメモリシステムにデータを書込む場合に
は論理＠１″の信号が与えられる０セレクタ８はセレクト信号線ａｈ上の信号が論理“Ｏ″
の場合、ヒツト信号ｉ！！　ｈａ　−ｈ４を出力端子に
接続する。

エンコーダ９はヒツト信号線ｈ１〜ｈ４の信号を２ビツ
トのコードにエンコードし出力する０この出力はキャッ
シュメモリデータ部１００に一部のアドレス信号として
与える。

キャッシュメモリデータ部１００は前述した様に、読出
し信号Ｒを受信した時点にエンコーダ９からの出力コー
ド、及びアドレス信号線ＡＤＯ〜８のアドレスデータに
よって示されるアドレスからデータを読出し、データ線
りに読出しデータを出力する。

また、これらの動作と並行してリプレース手段を構成す
るＬＲＵメモリモジュール６　ＪＬＩ　　６　ｂ＋リプ
レース論理ゲート１０，１４．新ＬＲＵ値作底ゲー）１
１．１５．選択ゲート１２．１３が動作する。

ＬＲＵメモリモジュール６　ａ　＊　６　ｂの各々は、
タグメモリモジュール５８〜５ｄの各々が持つ格納アド
レス数と同じ数の格納アドレスを備えるメモリである。

各格納アドレスには、各々３ビツトのデータを格納する
ことができ、その読出し端子及び／又は省込み端子には
４ウエイの場合、第３図（ａ）及び（ｅ）に示したａ−
ｆの６ビツトのデータが出力又は供給°される。

更にＬＲＵモジエールの各格納アドレスは、タグメモリ
モジュール５ａ〜５ｄの各格納アドレスに対応し、対応
する全タグメモリモジュール５８〜５ｄの格納アドレス
データに対するリプレース情報が格納される。

尚、ＬＲＵメモリモジュール６ａ、６ｂに格納されるリ
プレース情報の初期値に関しては、図示されない線路を
介しキャッシュシステムの構成に応じた値を、ＣＰＵ等
のアクセス手段がシステムの運用開始時にＬＲＵメモリ
モジュールにロードして格納させても良い。或は、予め
制御回路２００の作成時に、他の不揮発性メモリにセッ
トしておき、その値をモード信号ＩＲＭに与えられる信
号に応じてＬＲＵメモリモジュール６ａ、６ｂに自動格
納する様にしても良い。

４ウェイ構、戎の場合、ＬＲＵメモリモジュール６ａ、
６ｂにアドレス信号線ＡＤＯ〜８の信号が与えられた際
、ＬＲＵメモリモジュール６　ａ、　６　ｂは第３図（
ａ）にて説明した６ビツト全てが有効な６ビツトのリプ
レース情報を、４ウエイリプレース論理ゲートｉｏ、４
ウ工イ新ＬＲＵ値作成ゲート１１に供給する。

第６図は４ウエイリプレース論理ゲート１０゜及び４ウ
工イ新ＬＲＵ値作成ゲート１１の詳細回路である。

ゲート回路７に接続された各ヒツト信号線ｈ１〜ｈ番は
、４ウエイリプレース論理ゲートのノアゲー）Ｎｌに接
続される。ノアゲートＮ１は、各ヒツト信号線ｂ＋　−
ｈａの少なくとも１つがヒツトを示す論理“１″の信号
である場合、出力を論理”０″とする。これによりアン
ドゲート７及びインヒビットゲート付アンドゲートＩＡ
４〜ＩＡ６は閉放される。このため４ウエイリプレース
論理ゲート１０からは、リプレースすべきタグメモリモ
ジュールを指定する信号は出力されない。

一方、ヒツト信号線ｈ１〜ｈ番の何れも論理“Ｏ“の場
合、即ち、何れのタグメモリモジュールもヒツトしなか
ったアンヒツト状態でおる場合には、これらのゲー）Ａ
７．ＩＡ４〜ＩＡ６は開状態となる◇ 各ゲートＡ７．ＩＡ４〜ＩＡ６は、各々ＬＲＵモジュー
ルの出力ａ−ｆから各タグメモリモジュールを更新すべ
きか否かを第３図（Ｃ）によって、前述した論理で検出
するものである。

従って、アンヒツト状態では何れか１つのゲートから論
理“１ｍの信号が出力される。

ア／ドゲート８は、第５図を用いて説明したインヒビッ
ト信号線ＩＮＨに接続されており、キャッシュメモリシ
ステムが稼動している間はこの入力信号が論理＠１”と
なり、開状態にある０このため、４ウエイリプレース論
理ゲート１０から信号、ＩＪ！　（ｒｐ１’）　〜（ｒ
ｐ４’）　Ｏ何れか１つに論理レベル°１“の信号が供
給される。この信号線（ｒｐｌ’）〜（ｒｐ４’）は第
４図図示の選択ゲート１２へ接続される。

尚、信号＃（ｒｐ白は第４図図示のタグメモリモジュー
ル５ａを変更するためのリプレースモジュール指定信号
が、信号線（ｒｐ２’）は第４図図示のタグメモリモジ
ュール５ｂを変更するためのリプレースモジュール指定
信号が、信号線（ｒｐ３’）はＷＳ４図図示のタグメモ
リモジュール５Ｃを変更するためのリプレースモジュー
ル指定信号が、更に信号線（ｒｐ４’）は第４図図示の
タグメモリモジュール５ｄを変更するためのリプレース
モジュール指定信号が、それぞれ供給される。

４ウ工イ新ＬＲＵ値作底ゲート１１は、ＬＲＵメモリモ
ジュール６ａ、６ｂより供給されるリプレース情報と、
ゲート回路７より供給されるヒツト信号（ヒラ）［号＃
！ｈ、〜ｈ４の信号）と、４ウエイリプレース論理ゲー
ト１０から供給されるリプレースモジエール指定信号と
を受け、オアゲート群０６〜０１５及びインヒビブトゲ
ート付アンドゲート群ＩＡ７〜ＩＡＩ　２によりリプレ
ース情報を更新する。

この更新の論理は、第３図（Ｃ）で説明したので詳細な
説明は省略し、ここでは、−例としてＬＲＵメモリモジ
ュール６ａ、６ｂの出力が第３図（ａ）の格納領域６′
に示す論理であり、またヒノ１号線ｈｔに論理“１”の
信号が供給された場合の動作を説明する。

４ウエイリプレース論理ゲート１ｏはノアゲートＮ１の
出力により非動作となり、オアゲート０６〜０９の一方
の入力は全て論理＠Ｏ”となる。このため、オアゲー）
０６〜０９の出力はヒツト信号ａｈ　Ｉを入力した様オ
アゲート０６のみ論理°１”の信号を出力し、他は論理
゛０″となる。オアゲート０６の出力が論理“１″であ
り、他は論理′″０１であるため、ゲートＩＡ７．ＩＡ
８．ＩＡＩ　１が開底され、他のゲートＩＡ９．ｌＡｌ
０．ｌＡｌ２は開放される。オアゲー）０１１〜０１５
には、オアゲート０７〜０９の論理゛Ｏ″の信号と、ゲ
ー）ＩＡ７〜ＩＡＩ　２の信号が供給されるが、ゲート
ＩＡ７．ＩＡ８．ＩＡＩＩは閉成されているため出力は
論理′″０”であり、結局、全てのオアゲート０１０〜
０１５の出力は論理＠０”となる。

即ち、第３図（ａ）に破線で示した状態に対応したリプ
レース情報に変換された事となる。

第４図において、以上の第６図で説明した４ウエイリプ
レース論理ゲートの出力１（ｒｐｌ’）　　〜（ｒｐ４
’）（（ｒｐ’）として図示〕は選択ゲート１２へ、ま
た、４ウ工イ新ＬＲＵ値作底ゲート１１のリプレース情
報は選択ゲート１３へ供給される。

選択ゲート１２は更に後述する２ウエイリプレース論理
ゲート１４の２ビツトの出力、モード信号線Ｍのモード
信号及びアドレス信号＠ＡＤ９の信号を得ており、これ
らに応じてアンヒツト状態である場合のみリプレース信
号線ｒｐｌ〜ｒｐ４の内の１つの信号線に論理゛１１の
信号を発生する。

また、選択ゲート１３はモード侶号總Ｍ上の信号に応じ
、４ウエイの場合は４ウ工イ新ＬＲＵ値作成ゲート１１
の出力を選択し、この出力を各ＬＲＵメモリモジュール
６ａ、６ｂに供給する。

ＬＲＵメモリモジュール６ａ、６ｂは、リプレース情報
の読出し時点から継続して与えられているアドレス信号
線ＡＤＯ〜８のアドレスデータに対応する格納アドレス
を選択ゲート１３ｄＴｈら供給されるリプレース情報に
置換える。

一方、タグメモリモジュール５８〜５ｄからヒツト信号
が発生しなかった場合には、選択ゲート１２からのリプ
レース信号ｒｐｌ〜ｒｐ４によりタグメモリモジュール
５８〜５ｄの１つが選択される。

これと同時に、このリプレース信号ｒｐｌ〜ｒｐ４がセ
レクタ８．エンコーダ９を介してキャッジ−メモリデー
タ部１００にアドレスデータの一部として与えられる。

前述の如く、指定されたタグメモリモジュール例えばタ
グメモリモジュール５ａはアドレスデータの他の一部、
即ち、信号線ＡＤ９〜３１に示されるデータを格納する
。また、キャッシュメモリデータ部１００には図示され
ないデータメモリからデータが読出された時、その読出
しデータがデータ線りを介して供給される。キャッシュ
メモリデータ部１００は、この与えられたデータをアド
レス信号１ＡＤｏ〜８のアドレスデータと、キャッシュ
制御回路２００のエンコーダ９のコードデータとで示さ
れる格納アドレスに信号線Ｗに示される書込タイミング
で格納するＯｂ；　２ウ工イ動作２ウエイ構成の場合もタグメモリモジュール５＆〜５ｄ
の動作は、４ウエイ構成の場合と同じである０２ウエイ構成の場合、モード信号線Ｍの信号が論理”Ｏ
″となる。このためゲート７、選択ゲート１２、選択ゲ
ート１３のみが４ウエイ構成の場合と異なる動作をする
。

ゲート７において、モード信号線Ｍが論理１０”の信号
はアンドゲートＡｌ、Ａ３．Ａ４．Ａ６を閉成する。ま
た、ゲー）ＩＡＩが開放される。

これによりアドレス信号線ＡＤ９の信号は、ゲートＩＡ
Ｉを介しゲー）ＩＡ２．Ａ２．ＩＡ３゜Ａ５に供給され
る。

ゲートＩＡ２．ＩＡ３はアドレス信号線ＡＤ９が論理＠
０１にある時開放され、タグメモリモジュール５ａ、５
ｃのヒツト信号りを通過させる。また、ゲートＡ２．Ａ
５はアドレス信号線ＡＤ９が論理１１”にある時開放さ
れ、タグメモリモジュール５ｂ、５ｄのヒツト信号を通
過させる。

従って、アドレスデータの第１０ビツト位置（ＡＤ９）
の論理により切替えて、２つのヒツト信号がゲート７か
ら導出される。

これらのヒツト信号は４ウエイの場合と同様にして、オ
アゲート０５からアクセス手段に供給されるとともに、
セレクタ８を介しエンコーダ９にてコード化され、キャ
ッシュメモリデータ部１００にアドレス信号として供給
される。

更に、ヒツト信号ｓｈ＋　、ｈａ　ｔ！オアゲート０１
６を介し１つのヒツト信号線ｈａにとりまとめられ、ま
た、ヒツト信号Ｈｈａ　、　ｈａはオアゲート１７を介
し１つのヒツト信号＠ｈｂにと５１とめられる。

これらのヒツト渭号線ｈａ、ｈｂは２ウエイリプレース
論理ゲー）１４，２ウ工イ新ＬＲＵ値作底ゲート１５に
供給される。

２ウエイリプレース論理ゲート１４は、この信号ａｈａ
、ｈｂのヒツト信号と、ＬＲＵメモリモジュール６ａ、
６ｂの出力端子ａ、ｄの２ビツトのリプレース情報信号
と、アドレス信号線ＡＤ９の信号、及びモード信号線Ｍ
のモード信号とが供給され、ヒツト信号がヒツト状態に
なった時、選択ゲート１２にリプレースに係る２つの信
号を転送する。また、２ウ工イ新ＬＲＵ値作底ゲート１
５も、選択ゲート１３に対し次に書込むべきリプレース
情報を転送する。

第７図は、２ウエイリプレース論理ゲート１４゜２ウ工
イ新ＬＲＵ値作成ゲート１５９選択ゲート１２．１３の
詳細ゲート回路である。

２クエイリプＶ−ス論理ゲート；２ウエイリプレース論理ゲート１４に訃いて、ＬＲＵメ
モリモジュール６ａ、６ｂよジ導出された信号線ａ、ｄ
（端子ａ、ｄの信号線）の信号と、アドレス信号線ＡＤ
Ｏ〜３１の内の信号線ＡＤ９の信号とが、インヒビット
ゲート付アンドゲートＩＡＩ　３及びアンドゲートＡ９
に供給される。このゲートＩＡＩ　３は、ＬＲＵメモリ
モジュールの端子ａの信号をアドレス信号線ＡＤ９が論
理゛Ｏ″の時オアゲート０１８に出力し、ゲーｈＡ９は
アドレス信号Ｉ！１ＩＡＤ９が論理“１”の時端子すの
信号をオアゲート０１８に出力する。

即ち、この２つのゲー）　ＩＡＩ　３及びＡ９は、２ウ
エイ構成の時に必要な１ビツトのリプレース情報をアド
レス信号線Ａ９の論理によってＬＲＬＩメモリモジュー
ル６ａ、６ｂの２ビツト出力から選択する。

一方、ヒツト信号線ｈａ、ｈｂの何れか一方にヒツトを
示す論理“１“の信号が供給されると、ノアゲートＮ２
．アンドゲートＡ１０．インヒビットゲート付アンドゲ
ートｌＡｌ４によって、２ウエイリプレース論理ゲート
１４は出力を論理＠０２とする。逆にヒツトを示さない
場合は、ゲートＡＩＯ。

ＩＡＩ　４の内側れか一方に論理１じの出力がなされる
。

２ウ工イ新ＬＲＵ値作成ゲート；２ウ工イ新ＬＲＵ値作底ゲート１５は、オアゲ−）０１
９，０２０，０２１及びインヒビットゲート付アンドゲ
ートＩＡＩ　５により構成され、１ビツトの新リプレー
ス情報を発生する◇ 今、仮にＬＲＵメモリモジュール６ａの出力端子ａが論
理゛１１の信号で、アドレスＡＤ９が１０′の場合を考
えると、オアゲートから論理′″１′の信号が出力され
る。次にヒツト信号線ｈａｔｈｂが何れもアンヒツト状
態、即ち、論理“Ｏｏの場合を仮定すると、アンドゲー
トＡＩＯから論理＠１″の信号が出力される。アンドゲ
ートＡ１０は、第４図に示すタグメモリモジュール５ａ
、５ｂに対して変更指示出力を発生するものでちる。こ
のため、ゲート１５におけるヒツト信号＠ｈ　ａ　ｓ即
ち、タグメモリモジュール５ａ、５ｂのヒツト信号線ｈ
ｔ。

ｈ、をオアゲートした出力と、オアゲート０１９にて論
理和がとられる。

一方、ゲー）ＩＡＩ４は、第４図のタグメモリモジュー
ル５ｃ、５ｄのリプレース指示出力を行うもので、ヒツ
ト信号がなくオアゲート０１８の出力が“θ″を示す場
合にタエグメそりモジュール５ｃ、５ｄの組に対してリ
プレース指示を論理“１″の信号で出力する。

下表、第１表はゲート１５の出力論理値表である０第１表即チ、アクセスアドレスがヒツトしない場合は、ゲート
１５の出力Ｘは前の論理を反転し、ヒツトした場合は夕
１り゛メモリモジュール５ｃ、５ｄのヒツト状態に一致
した論理で出力する０つまり、ヒツトしたタグメモリモ
ジュールがｈｂに相当するモジュール５ｃ、５ｄ”Ｃお
れば、最終出力Ｘを論理”ｌ″にして、次に訂正すべき
モジュールをモジュール５ａ、５ｂを指すようにする。

選択ゲート１２；選択ゲート１２において、ゲート１４のアンドゲートＡ
ＩＯ及びゲー）ＩＡＩ４の出力信号と、前述した４ウエ
イリプレース論理ゲート１０；５供給される信号（ｒｐ
ｌ’）〜（ｒＰ４’）との内一方がモード信号線の信号
によって選択されるとともに、アドレス信号線ＡＤ９の
信号によってゲート１４０２つの出力信号線が４つの信
号線に分配される。

即ち、モード信号線Ｍが論理”１ｍを示す時、従って、
４ウエイ構底が指定されている時には、アンドゲートＡ
ｌ１−Ａｌ４が開放されて、ゲートＩＡＩ　６〜ＩＡＩ
　９が閉成され、４ウエイリプレース論理ゲート１０の
出力信号（ｒｐｌ’）〜（ｒｐ４’）はオアゲート０２
２〜０２５を介し選択ゲート１２から出力される。

一方、モード信号ｓＭが論理“Ｏ“を示す時、アンドゲ
ートＡ１１〜Ａ１４が閉放される。更に、インヒビット
ゲート付アンドゲートＩＡＩ　６〜工Ａ１９の各入力端
の１つは論理１１′となる。この場合、アドレス信号線
ＡＤ９の論理が１０ｍの場合ゲー）　ＩＡＩ　６及びｌ
Ａ１８が開放状態となり、ゲート１４の２つの出力がオ
アゲート０２２及び０２４を介し出力される。また、ア
ドレス信号線ＡＤ９が論理１　′の時、ゲー）ｌＡ１７
．ｌＡ１９が選択され、ゲート１４の２つの出力がオア
ゲー）０２３，０２５を介し出力される。

従って、ゲート１４のゲートｌＡ１３．Ａ９゜０１８に
よって選択された一方のリプレース情報ｒｐｌが論理＠
１”でヒツト状態になければ、アドレス信号ＡＤ９に示
すアドレスデータに従ったタグメモリモジュール５ａ＊
５ｂの組の一方のタグメモリモジュールがリプレース指
示される。また、逆に一方のリプレース情報ｒｐｔが論
理°０″にありヒツト状態になければ、アドレス信号Ａ
Ｄ９に示すアドレスデータに従ったタグメモリモジュー
ル５ｃ、５ｄの組の一方のタグメモリモジュールがリプ
レース指示される。

選択ゲート１３；選択ゲート１３も選択ゲート１２と同様に、第４図に示
す４ウ工イ新ＬＲＵ値作成ゲート１１の出力ａ′〜ｆ′
と、ゲート１５の出力とをモード信号線Ｍ、アドレス信
号線ＡＤ９の論理に応じ選択。

分配し、ＬＲＵメモリモジュール６ｂに供給する◇即ち
、モード信号源Ｍの論理が“１″である場合２ウエイ構
成のためのゲートであるインヒビットゲート付アントゲ
−）　ｌＡ２０．ｌＡ２１．ｌＡ２２．ｌＡ２３が閉成
され、４ウエイ構底のためのアンドゲートＡ１５〜Ａ２
０が開放される。このため、４ウ工イ新ＬＲＵ値作成ゲ
ートの出力ａ′〜ｆ′が選択ゲート１３から出力され、
ＬＲＵメモリモジュール６ａ、６ｂに夫々供給される。

一方、モード信号線Ｍの論理が”０″である場合には、
４ウエイ構成のゲート群ＡＩ５〜Ａ２０は閉成され、他
のゲートエＡ２０〜ｌＡ２３が有効となる。”また、ア
ンドゲートＡ１６．Ａ１７．Ａ１９、Ａ２０の出力、即
ち、２ウエイ構成の場合に不要な端子す、ｅ、ｅ、ｆの
４ビツトのリプレース情報は何れも論理”０２とされる
。

このゲート群ｌＡ２０．ｌＡ２１．ｌＡ２２．　ｌＡ２
３はアドレス信号線ＡＤ９の論理によって選択された一
方のＬＲＵメモリモジュールの出力に対しては、ゲート
１５から出力される補正値Ｘにより補正を行い、他方の
ＬＲＵメモリモジュールの出力に対しては、ＬＲＵメモ
リモジュールの出方をそのまま出力する様構成されてい
る。

例えば、アドレス信号線ＡＤ９の論理が＠ｏ１の時、Ｌ
ＲＵメモリモジュールの出方からゲートエＡ１３．Ａ９
．０１８によってリプレース情報として端子ａの出方を
選択する。この時、選択ゲート１３１ｃオイテ＋Ｘ、ゲ
ー）ｌＡ２０．ｌＡ２３Ｏみが開放している。従ってゲ
ートエＡ２０はゲート１５の出力Ｘをオアゲート０２６
を介し端子ａ側の新リプレース情報として出方し、ゲー
トｌＡ２３はＬＲＵメモリモジュール６ｂの端子ｄの出
力をそのまま端子ｄ側の新リプレース情報としてオアゲ
ートを介し出力する◇ 逆にアドレス信号ａＡＤ９の論理が”１″の時には、ゲ
ー）ｌＡ２１とｌＡ２２が開放する。このため、ゲート
ｌＡ２１ｅＸＬＲＵメモリモジユール６ａの端子ａの読
出し出方をそのまｔ出方し、ゲ−４ｌＡ２２はゲート１
５の出力Ｘを端子ｄ側の出力値として出力する。

第４図において、この様に出力された値をＬＲＵメモリ
モジュール６ａ、６ｂに格納する。

ＣＤ）　　変形例・応用例本発明は上記実施例に限られず、種々の変形。

応用が可能である。　　。

第１にメモリモジュールとして、実施例ではタグメモリ
モジュールのみで説明したが、キャツシュメモリデー５
夕部をメモリモジュールに含めても良い。

第２にメモリモジュールの数を、上記実施例では４−１
：ジュールに限定して説明したが、これに限られずキャ
ッジ為メモリシステムのウェイ数の最大値に一致する数
であれば良い。また、必ずしも最大値に一致する数でな
くても良い。

即ち、本発明では、複数メモリモジュールが並行して同
時に１つのアクセスに対してヒツト／アンヒツトを示す
信号を比較手段から出力するものであれば足り、メモリ
モジュールの数は複数であれば、その数には制限がない
。

第３にリプレース情報格納モジュールとして、実施例で
はＬＲＵメモリモジュール６ａ、６ｂＴ説明したが、こ
れに限られるものではない。

リプソース情報格納モジーールも、複数並列にリプレー
ス情報がＲ出せるメモリであれば足ジる０即ち、本発明
では、一方の構成のリプレース情報を格納する位置に、
他方のリプレース情報を格納するものであれば良い。

〔効　果〕

以上、詳細に説明した様に本発明に依れば、キャッシュ
メモリをモジュール構成とし、各モジエールでピクト／
アンヒツト状態をキャッシュメモリの構成に依らず並列
に積卸するので、検出出力が短時間で得られるという効
果を備える。

【図面の簡単な説明】

第１図、第２図は本発明の原理説明図、第３図（ａ）〜
（ｅ）は実施例のリプレース情報の説明図、第４図は実
施例のブロック図、第５図〜第７図は実施例の要部詳細
回路図、第８図は従来のブロック図である。図中、２１０〜２１２はメモリモジュール、２１３は第
一選択手段、２１４はリプレース手段、２１４２、２１
４３はリプレース情報格納モジュール、２工４４は第二
選択手段、２１４１は変更手段である。タクメとリモジ巨−ルのａｔフ゛ロソ２０季５　口手続補正書（方式）昭和　　年　　月　　日昭和　（資）年特許願第２２ぢ２斗２号＋；、Ｉ：＋゛
１３８　補正をする者事件との関係　　　　　特許出願人住所　神仝用県用崎市中原区上小Ｉｎ中】Ｏ１５番地（
５２２）名称富士通株式会社４、代　　理　　人　　　　　住所　神奈川県用崎市中
原区」―小川中１０１５１地一８、補正の内容（１）　　明細書の第４７頁第１５行目に記載の「（ａ
）〜（ｅ）」をｒ（ａｔ〜（Ｃ）」と補正する。

Claims

【特許請求の範囲】

（１）連続したアドレスが割付けられ、各アドレスに情
報を格納するデータメモリと、該データメモリの各アドレスをアドレスデータで指定す
る手段と、アドレスデータを構成するデータ内の一部の
データに対応したアドレスが割付けられ、各々、少なく
とも該アドレスデータの他の一部のデータを格納する同
一記憶容量の複数のメモリモジュールと、与えられたアドレスデータと、各メモリモジュールから
読出された該他の一部のデータとを比較する比較手段と
、比較が一致したメモリモジュールの格納情報を出力す
る手段と、並列に同時動作すべきメモリモジュールの数を指定する
構成指定手段と、該構成指定手段の指定に基き比較手段の比較するメモリ
モジュールを選択する第一選択手段と、該第一選択手段
が選択した比較手段の出力が不一致を示す時、特定のメ
モリモジュールの内、与えられたアドレスデータの一部
のデータが示すアドレスの格納情報を、該アドレスデー
タの他の一部のデータにリプレースするリプレース手段
とを備え、且つ、該リプレース手段が、該メモリモジュールのアドレス数と同じアドレス数の格
納アドレスを有し、各格納アドレスに、次にリプレース
すべき該特定のメモリモジュールを指定するための複数
ビットのリプレース情報を格納するリプレース情報格納
モジュールと、該構成指定手段の指定に基き、各リプレ
ース情報格納モジュールの出力の組合せを選択する第二
選択手段と、該選択されたリプレース情報を、該構成指定手段の指定
構成、及び比較手段の比較結果に応じて変更する変更手
段とを含むキャッシュメモリシステム。
（２）上記第二選択手段は、構成指定手段の指定するキ
ャッシュメモリモジュールの組の数に応じ、複数のリプ
レース情報格納モジュールの出力の選択的組合出力と、
単一のリプレース格納手段のみの出力とを切替える手段
であることを特徴とする特許請求の範囲第（１）項記載
のキャッシュメモリシステム。
（３）上記変更手段は、構成指定手段が指定できる構成
の数に対応した数の変更論理回路と、第二選択手段が選
択したリプレース情報を構成指定手段の指定した構成に
対応する変更論理手段に供給する選択手段とを備えるも
のであることを特徴とする特許請求の範囲第（２）項記
載のキャッシュシモリシステム。
（４）上記リプレース情報の内、並列に同時に動作すべ
き数が最大の数に対応するリプレース情報のビット数分
のデータを複数のリプレース情報格納手段が分担して格
納する事を特徴とする特許請求の範囲第（２）項記載の
キャッシュメモリシステム。