JPS62177639A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS62177639A JPS62177639A JP61019474A JP1947486A JPS62177639A JP S62177639 A JPS62177639 A JP S62177639A JP 61019474 A JP61019474 A JP 61019474A JP 1947486 A JP1947486 A JP 1947486A JP S62177639 A JPS62177639 A JP S62177639A
- Authority
- JP
- Japan
- Prior art keywords
- data
- break
- port
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、マイクロコンピュータのプログラム開発を
サポートするためのデバッグ装置に関するもので、特に
ポートの出力データあるいは入力データにより実機をブ
レークさせる場合に使用されるものである。
サポートするためのデバッグ装置に関するもので、特に
ポートの出力データあるいは入力データにより実機をブ
レークさせる場合に使用されるものである。
［発明の技術的背景］
従来、プログラムのデバッグ手段として、各種のデバッ
グ装置が使用されている。デバッグ装置は、プログラム
の実行機能として、−命令ずつの実行や連続実行以外に
、ブレーク機能を持っている。このブレーク機能は、予
め設定された条件が成立するまでプログラムを連続実行
し、条件が成立した時にプロゲラＩ実行を停止するもの
である。上記ブレーク条件としては、アドレスとその通
過回数が設定できるようになっている。
グ装置が使用されている。デバッグ装置は、プログラム
の実行機能として、−命令ずつの実行や連続実行以外に
、ブレーク機能を持っている。このブレーク機能は、予
め設定された条件が成立するまでプログラムを連続実行
し、条件が成立した時にプロゲラＩ実行を停止するもの
である。上記ブレーク条件としては、アドレスとその通
過回数が設定できるようになっている。
第２図は、上記ブレーク機能を実現するためのブレーク
回路を示している。図において、１はデバッグ動作をコ
ントロールするコントロールＣＰＵ、２はブレークアド
レスを設定するブレークアドレス設定回路、３はアドレ
スの通過回数を設定するパスカウント設定回路、４は上
記コントロールＣＰＵ １からのプログラムの実行と停
止を制御するプログラム実行制御回路、５はデバッグの
対象となるプログラムを実行するエミュレーションＣＰ
Ｕ、６は上記エミュレーションＣＰＵ５の動作状態を検
出する動作検出回路、７はアドレスバスＡＳ上のアドレ
スデータと上記ブレークアドレス設定回路２に設定され
たアドレスとを比較するアドレス比較回路、ヶ８は上記
アドレス比較回路７から出力される一致信号を計数する
カウンタ、ＤＢはデータバス、ＣＢはコントロールバス
である。
回路を示している。図において、１はデバッグ動作をコ
ントロールするコントロールＣＰＵ、２はブレークアド
レスを設定するブレークアドレス設定回路、３はアドレ
スの通過回数を設定するパスカウント設定回路、４は上
記コントロールＣＰＵ １からのプログラムの実行と停
止を制御するプログラム実行制御回路、５はデバッグの
対象となるプログラムを実行するエミュレーションＣＰ
Ｕ、６は上記エミュレーションＣＰＵ５の動作状態を検
出する動作検出回路、７はアドレスバスＡＳ上のアドレ
スデータと上記ブレークアドレス設定回路２に設定され
たアドレスとを比較するアドレス比較回路、ヶ８は上記
アドレス比較回路７から出力される一致信号を計数する
カウンタ、ＤＢはデータバス、ＣＢはコントロールバス
である。
上記のような構成において、プログラムの実行前に予め
コントロールｃｐｕｉから；不ブレー゛クアドレス設定
回路２にブレークアドレスを、パスカウント設定回路３
に通過回数を設定する。その後、コントロールＣＰＵ１
からプログラム実行制御回路４に対してプログラムの実
行を要求する。
コントロールｃｐｕｉから；不ブレー゛クアドレス設定
回路２にブレークアドレスを、パスカウント設定回路３
に通過回数を設定する。その後、コントロールＣＰＵ１
からプログラム実行制御回路４に対してプログラムの実
行を要求する。
これによって、プログラム実行制御回路４は、動作検出
回路６から出力されるタイミング信号による所定のタイ
ミングでプログラムの実行を開始させる。プログラムの
実行が開始されると、上記動作検出回路６から出力され
るコントロールバスＣＢの情報をもとに、アドレス比較
回路７でアドレスバスＡＢ上のアドレスデータとブレー
クアドレス設定回路２に設定されたアドレスとが比較さ
れ、一致した時の一致信号がカウンタ８に送出される。
回路６から出力されるタイミング信号による所定のタイ
ミングでプログラムの実行を開始させる。プログラムの
実行が開始されると、上記動作検出回路６から出力され
るコントロールバスＣＢの情報をもとに、アドレス比較
回路７でアドレスバスＡＢ上のアドレスデータとブレー
クアドレス設定回路２に設定されたアドレスとが比較さ
れ、一致した時の一致信号がカウンタ８に送出される。
上記アドレス比較回路７から出力される一致信号がカウ
ンタ８で計数され、パスカウント設定回路３の設定値に
達すると、カウンタ８から７６グラム実行制罪回路４に
対してブレーク条件成立信号が出力される。そして、プ
ログラム実行制御回路４で動作検出回路６からのタイミ
ング信号に基づいてプログラムの実行が停止される。
ンタ８で計数され、パスカウント設定回路３の設定値に
達すると、カウンタ８から７６グラム実行制罪回路４に
対してブレーク条件成立信号が出力される。そして、プ
ログラム実行制御回路４で動作検出回路６からのタイミ
ング信号に基づいてプログラムの実行が停止される。
［背景技術の問題点］
ところで、上述した従来のブレーク方式は、予め設定さ
れたアドレスを指定した回数だけ通過するとブレーク条
件が成立し、プログラムの実行を停止させるようにして
いる。この方式は、汎用マイクロコンピュータのデバッ
グ装置としては充分である。しかし、例えばワンチップ
マイクロコンピュータ等のデバッグ装置としては不充分
であり、ブレーク条件を外部からの信号で設定が可能な
デバッグ装置が望まれている。
れたアドレスを指定した回数だけ通過するとブレーク条
件が成立し、プログラムの実行を停止させるようにして
いる。この方式は、汎用マイクロコンピュータのデバッ
グ装置としては充分である。しかし、例えばワンチップ
マイクロコンピュータ等のデバッグ装置としては不充分
であり、ブレーク条件を外部からの信号で設定が可能な
デバッグ装置が望まれている。
［発明の目的１
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ブレーク条件として入、出力
ポートの入力データあるいは出力データによりデバッグ
対象プログラムを停止させることができ、より一層強力
に実機をデバッグできるデバッグ装置を提供することで
ある。
その目的とするところは、ブレーク条件として入、出力
ポートの入力データあるいは出力データによりデバッグ
対象プログラムを停止させることができ、より一層強力
に実機をデバッグできるデバッグ装置を提供することで
ある。
［発明の概要］
すなわち、この発明においては、上記の目的を達成する
ために、予め設定したブレークさせたいデータとポート
データとを比較回路によって比較し、この比較回路で条
件が成立したことが検知されると停止要求を発生させる
ようにしており、この停止要求は、ブレークポイント制
御回路により許可／禁止の制御を受けた後、デバッグ対
象のプログラムを実行するＣＰＵへ入力させるようにし
ている。
ために、予め設定したブレークさせたいデータとポート
データとを比較回路によって比較し、この比較回路で条
件が成立したことが検知されると停止要求を発生させる
ようにしており、この停止要求は、ブレークポイント制
御回路により許可／禁止の制御を受けた後、デバッグ対
象のプログラムを実行するＣＰＵへ入力させるようにし
ている。
［発明の実施例］
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１はプロゲラへ ムＴバッグ動作を制御するコントロールＣＰＵ、５はデ
バッグの対象となるプログラムを実行するエミュレーシ
ョンＣＰＵ、９はブレークさせたいポートデータを設定
するブレークデータ設定回路、１０は上記ブレークデー
タ設定回路９に設定したデータと入力されたポートデー
タとを比較するポートデータ比較回路、１１は上記ポー
トデータ比較回路１０から出力される一致信号に基づき
デバッグ対象プログラムをブレークさせるか否か（許可
／禁止）を制御するブレークポイント制御回路、１２は
ポートデータをラッチするためのストローブ信号を選択
するストローブ信号選択回路、１３は上記ストローブ信
号選択回路１２により選択されたストローブ信号でポー
トのデータ（出力データ）をセットするラッチ回路、１
４は入力ポートのデータを選択するための入力ポート選
択回路、１５は入力データＤＩＮでブレークさせるか、
出力データでブレークさせるかを切換える入出力データ
切換回路、ＡＳはアドレスバス、ＤＢはデータバス、Ｐ
Ａはポートアドレスである。
する。第１図において、１はプロゲラへ ムＴバッグ動作を制御するコントロールＣＰＵ、５はデ
バッグの対象となるプログラムを実行するエミュレーシ
ョンＣＰＵ、９はブレークさせたいポートデータを設定
するブレークデータ設定回路、１０は上記ブレークデー
タ設定回路９に設定したデータと入力されたポートデー
タとを比較するポートデータ比較回路、１１は上記ポー
トデータ比較回路１０から出力される一致信号に基づき
デバッグ対象プログラムをブレークさせるか否か（許可
／禁止）を制御するブレークポイント制御回路、１２は
ポートデータをラッチするためのストローブ信号を選択
するストローブ信号選択回路、１３は上記ストローブ信
号選択回路１２により選択されたストローブ信号でポー
トのデータ（出力データ）をセットするラッチ回路、１
４は入力ポートのデータを選択するための入力ポート選
択回路、１５は入力データＤＩＮでブレークさせるか、
出力データでブレークさせるかを切換える入出力データ
切換回路、ＡＳはアドレスバス、ＤＢはデータバス、Ｐ
Ａはポートアドレスである。
上記のような構成において、コントロールＣＰＵ１は、
デバッグ制御プログラムに従って種々の条件設定をした
り、エミュレーションＣＰＵ５にデバッグの対象となる
プログラムを実行させたりするようになっている。また
、上記入出力データ切換回路１５は、上記ストローブ信
号選択回路１２で得られた信号により上記ラッチ回路１
３にラッチされた出力データと、上記入力ポート選択回
路１４で選択されたユーザシステムからの入力データの
うちのいずれか一方を上記ポートデータ比較回路１ｏへ
供給する。
デバッグ制御プログラムに従って種々の条件設定をした
り、エミュレーションＣＰＵ５にデバッグの対象となる
プログラムを実行させたりするようになっている。また
、上記入出力データ切換回路１５は、上記ストローブ信
号選択回路１２で得られた信号により上記ラッチ回路１
３にラッチされた出力データと、上記入力ポート選択回
路１４で選択されたユーザシステムからの入力データの
うちのいずれか一方を上記ポートデータ比較回路１ｏへ
供給する。
そして、ブレーク動作をさせる時には、コントロールＣ
ＰＵ１がデバッグ対象となるプログラムをエミュレーシ
ョンＣＰＵ５に実行させる前に、ブレークデータ設定回
路９にブレークポートデータ、ブレークポイント制御回
路１１に許可／禁止の条件およびブレークポートアドレ
スをそれぞれ設定する。その後、コントロールＣＰＵ１
からエミュレーションＣＰＵ５にデバッグ対象プログラ
ムの実行開始を要求する。これによって、エミュレーシ
ョンＣＰＵ５がプログラムの実行を開始すると、上記ポ
ートデータ比較回路１０により入力ポートあるいは出力
ポートのデータを上記ブレークデータ設定回路９に設定
されたブレークデータとの比較が開始される。そして、
一致信号がブレークポイント制御回路１１に供給される
と、このブレークポイント制御回路１１からエミュレー
ションＣＰＵ５に停止要求信号が出力され、プログラム
の実行が停止される。
ＰＵ１がデバッグ対象となるプログラムをエミュレーシ
ョンＣＰＵ５に実行させる前に、ブレークデータ設定回
路９にブレークポートデータ、ブレークポイント制御回
路１１に許可／禁止の条件およびブレークポートアドレ
スをそれぞれ設定する。その後、コントロールＣＰＵ１
からエミュレーションＣＰＵ５にデバッグ対象プログラ
ムの実行開始を要求する。これによって、エミュレーシ
ョンＣＰＵ５がプログラムの実行を開始すると、上記ポ
ートデータ比較回路１０により入力ポートあるいは出力
ポートのデータを上記ブレークデータ設定回路９に設定
されたブレークデータとの比較が開始される。そして、
一致信号がブレークポイント制御回路１１に供給される
と、このブレークポイント制御回路１１からエミュレー
ションＣＰＵ５に停止要求信号が出力され、プログラム
の実行が停止される。
このような構成によれば、ブレーク条件としてアドレス
条件以外に入、出力ポートの入力データ、あるいは出力
データによりデバッグ対象プログラムを停止させること
ができ、ワンチップマイクロコンピュータ等のデバッグ
装置として好適である。
条件以外に入、出力ポートの入力データ、あるいは出力
データによりデバッグ対象プログラムを停止させること
ができ、ワンチップマイクロコンピュータ等のデバッグ
装置として好適である。
［発明の効果］
以上説明したようにこの発明によれば、ブレーク条件と
して入、出力ポートの入力データあるいは出力データに
よりデバッグ対象プログラムを停止させることができ、
より一層強力に実機をデバッグできるデバッグ装置が得
られる。
して入、出力ポートの入力データあるいは出力データに
よりデバッグ対象プログラムを停止させることができ、
より一層強力に実機をデバッグできるデバッグ装置が得
られる。
第１図はこの発明の一実施例に係わるデバッグ装置を示
すブロック図、第２図は従来のデバッグ装置を示すブロ
ック図である。 １・・・コントロールＣＰＵ、５・・・エミュレーショ
ンＣＰＵ、９・・・ブレークデータ設定回路、１０・・
・ポートデータ比較回路、１１・・・ブレークポイント
制御回路、１２・・・ストローブ信号選択回路、１３・
・・ラッチ回路、１４・・・入力ポート選択回路、１５
・・・入出力データ切換回路。 出願人代理人 弁理士 鈴江武彦
すブロック図、第２図は従来のデバッグ装置を示すブロ
ック図である。 １・・・コントロールＣＰＵ、５・・・エミュレーショ
ンＣＰＵ、９・・・ブレークデータ設定回路、１０・・
・ポートデータ比較回路、１１・・・ブレークポイント
制御回路、１２・・・ストローブ信号選択回路、１３・
・・ラッチ回路、１４・・・入力ポート選択回路、１５
・・・入出力データ切換回路。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）デバッグ動作をコントロールするコントロールＣ
ＰＵと、デバッグの対象となるプログラムを実行するエ
ミュレーションＣＰＵと、ブレークさせるべきポートデ
ータが設定されるブレークデータ設定手段と、上記エミ
ュレーションＣＰＵによるデバッグ対象のプログラムの
実行中に入、出力ポートへ出力される出力データあるい
は入力データと上記ブレークデータ設定手段に設定され
たブレークさせるべきポートデータとを比較し、その一
致を検出するポートデータ比較手段と、この比較手段か
ら出力される一致出力により上記エミュレーションＣＰ
Ｕをブレークさせるブレークポイント制御手段とを具備
することを特徴とするデバッグ装置。 - （２）デバッグ動作をコントロールするコントロールＣ
ＰＵと、デバッグの対象となるプログラムを実行するエ
ミュレーションＣＰＵと、このエミュレーションＣＰＵ
のポートアドレスが供給されストローブ信号を選択する
ストローブ信号選択手段と、このストローブ信号選択手
段により選択されたストローブ信号によりデータバスか
らポートの出力データがセットされるラッチ手段と、入
力ポートに供給されるデータを選択するための入力ポー
ト選択手段と、上記ラッチ手段の出力あるいは上記入力
ポート選択手段の出力を選択して出力データと入力デー
タを切換える入出力データ切換手段と、ブレークさせる
べきポートデータが設定されるブレークデータ設定手段
と、上記入出力データ切換手段の出力と上記ブレークデ
ータ設定手段に設定されたブレークさせるべきポートデ
ータとを比較し、その一致を検出するポートデータ比較
手段と、この比較手段から出力される一致出力により上
記エミュレーションＣＰＵをブレークされるブレークポ
イント制御手段とを具備することを特徴とするデバッグ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019474A JPS62177639A (ja) | 1986-01-31 | 1986-01-31 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019474A JPS62177639A (ja) | 1986-01-31 | 1986-01-31 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62177639A true JPS62177639A (ja) | 1987-08-04 |
Family
ID=12000326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019474A Pending JPS62177639A (ja) | 1986-01-31 | 1986-01-31 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62177639A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7168669B2 (en) | 2003-10-02 | 2007-01-30 | Hyundai Motor Company | Beverage container holder for vehicle |
-
1986
- 1986-01-31 JP JP61019474A patent/JPS62177639A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7168669B2 (en) | 2003-10-02 | 2007-01-30 | Hyundai Motor Company | Beverage container holder for vehicle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2722017B1 (fr) | Systeme multiprocesseur | |
| JPS62177639A (ja) | デバツグ装置 | |
| JPH08171504A (ja) | エミュレ−ション装置 | |
| JPS6218939B2 (ja) | ||
| JPH0675819A (ja) | マイクロプロセッサ | |
| JP3087481B2 (ja) | イン・サーキット・エミュレータ | |
| JP2648029B2 (ja) | インサーキット・エミュレータ | |
| JPS61112250A (ja) | デ−タ処理システム | |
| JPH02264340A (ja) | マイクロプロセッサ | |
| JPS5846448A (ja) | 割り込み制御回路 | |
| JPH0758470B2 (ja) | 仮想計算機の割込み制御方式 | |
| JPH06103110A (ja) | ブレークポイント設定方式 | |
| JP2568535B2 (ja) | マイクロプロセツサ制御回路 | |
| JPS60209851A (ja) | プログラム・シ−ケンス・ストツプ方式 | |
| JPS63208132A (ja) | インサ−キツト・エミユレ−タ | |
| JPH07225700A (ja) | イン・サーキット・エミュレータ | |
| JPS63236142A (ja) | ソフトウエア監視装置 | |
| JPS6362773B2 (ja) | ||
| JPS60195650A (ja) | デバツグ装置 | |
| JPS6177940A (ja) | 処理装置立上げ制御方法 | |
| JPH01310450A (ja) | Ｉ／ｏエミュレータ | |
| JP2000040015A (ja) | インサーキットエミュレータ | |
| JPS62100845A (ja) | 情報処理装置の試験方式 | |
| JPS60254251A (ja) | デバツク方式 | |
| JPH02162435A (ja) | マイクロプロセツサよびインサーキツトエミユレータ |