JPS62169516A - 優先入力選択回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電子回路に属する優先人力選択回路に関する
ものでるる。

〔従来の技術〕

従来の優先入力選択回路の一例全第２図に示し説明する
。

図において、１は入力信号ＳＩ＋　＋　ＳＩｚ　Ｉ　Ｓ
ｉ２から優先順位の高い信号を選びだす選択回路で、入
力信号ＳＩ、お工び入力信号５Ｉ２１にそれぞれ入力と
する２つのノット回路２，３とこのノット回路２の出力
と入力信号ＳＩ、（ｉ７人力とするアンド回路４お工び
ノット回路２，３の各出力と入力信号５Ｉｓｉ入力とす
るアンド回路５に１９構成されている。Ｓ　Ｏ＋　ｌ　
Ｓ　Ｏｚ　、８０３　はこの選択回路１からの出力信号
でるる〇 つぎに動作について説明する。

い１、入力毎号ＳＩｌに優先順位が最も高い（以下、優
先順位Ｉという）入力、入力信号ＳＩ２に優先順位がそ
の次に高い（以下、優先順位■こいう）入力へ入力佃号
ＳＩ３は優先順位が最も低い（以下、優先順位■という
）入力でろる。そして、以下の説明は正論理で行うもの
とする。

まず、入力信号ＳＩ、が１″でめったとすると、入力毎
号ＳＩ２．Ｓｉ２の四″、′１″に関係なく、選択回路
１の出力信号Ｓ０１は′１″　となる。つぎに、入力信
号ＳＩ２がモ１″でめった場合には、この入力（ｇ号Ｓ
Ｉ２と出力信号ｓｏ２の間にはアンド回路４がめ９、こ
のアンド回路４の他方の入力にはノット回路２を通って
論理が反転した入力信号ＳＩ、　　が入るため、入力信
号ＳＩ、がｓＯ“のときは出力信号ＳＯ２は％１“　と
なるが、入力Ｐｏ　号Ｓ　Ｉ　１が％１″のときには出
力信号ＳＯ。

は１０＃となる。この出力信号ＳＯ２は入力信号Ｓ１．
には無関係でるる〇 そして、同様に、入力信号ＳＩ３と出力信号Ｓ０３の間
のアンド回路５には、ノット回′＃！１２からの入力信
号Ｓ１１の反転出力と、ノット回路３からの入力信号Ｓ
Ｉ２の反転出力が入るため、入力信号ＳＩ３が％ｌ＃の
とき入力信号ＳＩｌ、　ＳＩ。

がともに　１０″でなげれば出力信号８０３は％１“に
はならない。

つまり、優先順位■の入力信号ＳＩｌ　がめつ友とき（
Ｓ１１＝％ｌ’）には無条件に出力信号ＳＯ１が１ドに
な９、優先順位■の入力信号ＳＩ２力呈ろったときにに
優先順位Ｉの入力がなければ（ＳＩ、＝’０’）出力信
号ｓｏ２は１１“になり、優先順位■の入力信号８Ｘｓ
　が６′）７’ｊときには優先順位ｌの入力も優先順位
口の入力もないときのみ出力信号Ｓ０３　が１１″とな
る。

し友がって、複数の入力があった場合、その入力の中で
優先順位の高い入力に対する出力のみが％ｌ“となる。

〔発明が解決しようとする問題点」 上記の１つな従来の優先入力選択回路では、以上の工う
にＳ成されているので、入力に対する優先順位が固定さ
れており、その時々に工って処理の優先度を変えること
ができないという問題点がめった。

この発明は、かかる問題点を解決するためになされたも
ので、大きな処理の流れの中で、その時々によって自由
に入力信号の優先順位を変えることのできる優先入力選
択回路を得ること金目的とする。

〔問題点を解決する定めの手段〕

この発明による優先入力選択回路は、入力信号の優先順
位を指定する書き変え可能な優先順位指定レジスタと、
複数の入力信号を優先順位をもつた信号に変換する優先
順位変換回路と、上記優先順位″Ｉ！ｒ：もった信号か
ら優先順位の高い信号を選び出す選択回路と、この選択
回路に１って選ばれ次優先順位の高いイご号をもとの入
力信号に対応する出力信号に変換する出力変換回路と全
備えてなるＬうにし友ものでるる。

〔作　用〕

この発明においては、優先順位指定レジスタに、プログ
ラム等に裏って曹き変えが可能であり、この優先順位指
定レジスタの内容を書き変えると、入力信号の優先順位
はこのレジスタに工って指定、　されているため、入力
信号につけられてい友優先項立が変わり、選ばれる出力
信号も変わる。

〔実施例〕

以下、図面に基づきこの発明の実施例を詳細に説明する
。

第１図はこの発明による優先入力選択回路の一実施例を
示す回路図である。

この第１図において第２図と同一符号のものは相当部分
を示し、１は夏先順位をもつ比信号から優先順位の高い
信号を選び出す選択回路で、２つのノット回路２．３と
２つのアンド回路４，５により構成されている。６は入
力信号の優先順位を指定する書き変え可能な優先順位指
定レジスタで、３つのレジスタ６−１　、６−２　、６
−３で構成されており、それぞれのレジスタ６−１〜６
−３　はそれぞれビットＯ，ビット１．ピット２の３ビ
ツトからなっている。Ｔは複数の入力信号を優先順位金
もった信号に変換する優先順位変換回路で、アンド回路
９＆〜９ｃ、、ＩＱａ〜１（ｌｃ、１１ａ〜１１ｃ　　
お工びオア回路１２ａ〜１２°ｃＫ工９溝成されている
。

８は選択回路１に工って選ばれた優先順位の高い信号を
もとの入力信号に対応する出力信号に変換する出力変換
回路で、アンド回路１３ａ〜１３Ｃ９１４ａ〜１４ｃ、
１５ａ〜１５ｃ　　とオア回路１６〜１８にぶり構成さ
れている。

そして、ＩＩ　ｒ　Ｉ２　＋　１３　ｎそれぞれ優先順
位変換回路７０入力を示し、０＋　Ｉ　Ｏ！　ｌ　Ｏｓ
　ｔｉｔそれぞれ出力変換回路８の出力を示す。

つぎにこの第１図に示す実施例の動作を説明する。

筐ず、優先順位指定レジスタ６の３つのレジスタ６−１
　、６−２　、６−３は、それぞれが各優先順位に対応
シており、レジスタ６−１　　か優先順位Ｉの入力を、
レジスタ６−２が優先順位■の入力を、レジスタ６−３
が優先順位ＩＩＩの入力をそれぞれ指定する。そして、
各レジスタ６−１〜６−３の３つのピッ）Ｕそれぞれが
入力に対応しており、ビットＯは入力１１全、ビット１
は入力Ｉｚｋ、ビット２は入カニ３ｔ−指す。そして、
この３つのビットの内の１ビツトのみ金　◆ｌ″とする
ことで、それぞれの入力の優先順位が指定される。（２
）でに入力Ｉ、に優先順位変換回路Ｉｔｔ”優先順位■
、入力Ｉｚｅ優先順位■とするために、レジスタ６−１
のビット２．レジスタ６−２のビットＯｌレジスタ６−
３のビットＩＴｈ’ｌ”とし、残りのビット全会て一〇
＃にする。

このように、優先王位指定レジスタｆｉｔ設定すると、
慶先順位変換回路７のアンド回路９ａの出力Ｈ’ｏ’、
アンド回路１０ａ　の出力はｓＱＩ’　　。

アンド回路１１ａの出力は入カニ３とな９、オア回路１
２ａに工って優先順位Ｉの信号ＳＩ、（選択回路１の入
力信号〕には入力■３が出力される。

このときも、レジスタ６−１　　のビット０が％１″で
、ビットｌとビット２が　ｓＯ“でめったとすると、ア
ンド回路９ａの出力は入力■Ｉ＋　　アンド回路１０ａ
　の出力は◆０“　、アンド回路１１ａの出力は１０“
とな９、オア回路１２ａ　　Ｋ工って信号ＳＩ、　　（
選択回路１の入力信号）は入力１１となり、優先順位Ｉ
の入力に入力Ｉ、であるということになる。筐た、レジ
スタ＆−１のビット０が％　ＯＩ＋。

ビットｌが＠　ｌ　ｒｒ　　、ビット２が１０′′　で
めったとすると、上記と同様に選択回′ＥＩＩｌの入力
信号ＳＩ。

は入カニ２となる。そして、この入力信号ＳＩ、と同様
に、優先順位ＩＩの信号５１２（選択回路１０入力信号
）には、レジスタ６−２　のビット０　カ’１“でるる
定め、アンド回路９ｂ、１０ｂ、１１ｂとオア回路１２
ｂ　　とに二って入力Ｉ・１が出力され、優先順位■の
信号ＳＩ３　（選択回路１の入力信号）には、レジスタ
６−３のビットｌが１１′′　でろる之めアンド回路９
ｃ、１０ｃ、１１ｃとオア回路１２ｃとに工って入力Ｉ
２が出力される。

つぎに、選択回路１の動作は、前述の第２図に示す従来
の優先入力選択回路と同様でるり、入力信号ＳＩ、が１
１″のとき出力信号ＳＯ，はｓｌ″となり、入力信号Ｓ
工１がｓＯ″で入力信号Ｓ工２が隼１＃のとき出力信号
Ｓ０２に％　ｌ　Ｎとなり、また、入力信号ＳＩ、と入
力信号ＳＩ２が％Ｏ＃　で、入力信号ＳＩ３のみが１１
“のとき出力信号Ｓ０３は１１ｎとなる。

つぎに、出力変換回路８では、選択回路１の出力信号Ｓ
ｏｌが１１ｎのときアンド回路１３ａ。

１４　ａ　＋　１５　ａとオア回路１６１１７，１８に
よって優先順位指定レジスタ６のレジスタ６−１　の内
容全出力ＯＩ　＋　０２　＋　０３にそれぞれ出力する
。このとき、優先順位指定レジスタ６のレジスタ６−１
の内容は優先順位Ｉの入力信号を指しているので、優先
順位工の入力信号を出力したことと同じになる。この第
１図に示す実施例の場合、優先順位指定レジスタ６にお
けるレジスタのビット２が１ドでめる之め、出力０３が
　ｓ１″となるが、選択回路１の出力信号ＳＯＩ　が％
１″となるのに優先順位変換回路７の入力■３がｓ１″
のときであるので、優先順位Ｉと指定され九人カニ、が
正しく出力０３から出力されたことになる。

同様に、選択回路１の出力信号Ｓ０２が１１″のときは
アンド回路１３ｂ、１４ｂ、１５ｂ　　とオア回路１６
．１７．１８に二って優先順位指定レジスタ６における
レジスタ６−２　の内容が出力０１　＋　０２ｔ０３か
ら出力され、優先順位■の入力信号が入力Ｉ！でろつ几
なら出力０１が　％１′′に、入カニ２でめったなら出
力０２が聾１′に、入カニ３でめったなら出力０３が　
ｓ１＃になる。この場合、レジスタ６−２のビットＯが
　％ＩＮであるので出力Ｏ１が　隼１″となる。そして
、選択回路１の出力信号Ｓ０３がｓｌ“のときには、ア
ンド回路１３ｃ、１４ｃ、１５ｃ　　とオア回路１６．
１７．１８によってレジスタ６−３の内容が出力０１　
＋　０２．０３から出力される。

以上の工うにして、入力Ｉ　Ｉ　＋　’　２　＋　■３
　　のうち、複数の入力信号が　ｓ１″となったとき、
優先順位指定レジスタ６にしたがって入力Ｉ、に対する
出力ＯＩ＋入力■２に対する出力０２　、入カニ３に対
する出力０３のうちの１つの出力のみが１１“となる。

また、優先順位指定レジスタ６の内容をプログラムなど
に裏って書き変えることにエフ、入力’Ｉ　　＋Ｉ２　
　＋工３の優先順位が変わり、出力Ｏｒ　　＋　０２　
　＋　０３のうちで　％ｌ“になる出力も変わる。

このように、この第１図に示す実施例においては、複数
の入力信号に、優先順位指定レジスタ６で指定される優
先順位をつけて、入力信号の中から優先順位の高い信号
を選び出すように構成されている。

なお、上記実施例では優先順位指定レジスタ６をレジス
タ６−１．レジスタ６−２．レジスタ６−３に分けてい
たが、１つのレジスタに１とめても、任意の数のレジス
タに分けても、ビットと優先順位、入力信号の関係さえ
守られていれば、か１わない。また、優先順位変換回路
Ｔ１選択回路１゜出力変換回路８におけるアンド回路、
オア回路。

ノット回路の構成は、入力と出力の真理値さえ同じでめ
ればどのような構成でろうてもか１わない。

そして、ここでは、入力信号が■ｌ＋工２１１３の３つ
の入力の場合を例にとって説明し友が、この発明にこれ
に限定されるものではなく、入力が３つ以外の場合でも
優先順位指定レジスタ６のビット数をそれにのみめった
数にし、優先順位変換回路７２選択回路１．出力変換回
路８の構成をそれに適した構成に変更すれば工く、入力
信号数に制限はない。

〔発明の効果〕

以上説明したように、この発明によれば、入力信号の優
先順位全優先順位指定レジスタによって指定するように
したので、大きな処理の流れの中でプログラム等に１９
自由に優先順位を変えることができるようになり、これ
によって処理の幅が広くなり、入力信号の接続先に対し
ても自由度が大きくなる効果がるる。

【図面の簡単な説明】

第１図はこの発明による優先入力選択回路の一冥施例を
示す回路図、第２図は従来の優先入力選択回路の一例を
示す回路図でるる。 １・・・・選択回路、６・・・・優先順位指定レジスタ
、７・・・・優先順位変換回路、８・・・・出力変換回
路。

Claims (1)

【特許請求の範囲】
1. 入力信号の優先順位を指定する書き変え可能な優先順位
   指定レジスタと、複数の入力信号を優先順位をもつた信
   号に変換する優先順位変換回路と、前記優先順位をもつ
   た信号から優先順位の高い信号を選び出す選択回路と、
   この選択回路によつて選ばれた優先順位の高い信号をも
   との入力信号に対応する出力信号に変換する出力変換回
   路とを備えてなることを特徴とする優先入力選択回路。