JPS62166618A - 広帯域デイジタル位相同期回路 - Google Patents
広帯域デイジタル位相同期回路Info
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- JPS62166618A JPS62166618A JP61008153A JP815386A JPS62166618A JP S62166618 A JPS62166618 A JP S62166618A JP 61008153 A JP61008153 A JP 61008153A JP 815386 A JP815386 A JP 815386A JP S62166618 A JPS62166618 A JP S62166618A
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- JP
- Japan
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- frequency
- loop
- input signal
- phase
- output
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- Granted
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- 238000001514 detection method Methods 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 claims 2
- 238000003780 insertion Methods 0.000 description 8
- 230000037431 insertion Effects 0.000 description 8
- 238000000605 extraction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000226 double patterning lithography Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディジタル位相同期ループ回路（以下、ＤＰＬＬ回路、
という）に同期外れ検出手段を設け、このＤＰＬＬ回路
が連続してロックされない場合には基準周波数発生手段
の出力周波数を切換えあるいは変化させることによって
、広い周波数範囲の入力信号、あるいは予め定められた
チャンネルに割り当てられている入力信号に対して位相
同期をとり得るようにしたものである。
という）に同期外れ検出手段を設け、このＤＰＬＬ回路
が連続してロックされない場合には基準周波数発生手段
の出力周波数を切換えあるいは変化させることによって
、広い周波数範囲の入力信号、あるいは予め定められた
チャンネルに割り当てられている入力信号に対して位相
同期をとり得るようにしたものである。
広い周波数範囲の入力信号、あるいは予め定められたチ
ャンネルに割り当てられている入力信号に対して位相同
期をとることのできるＤＰＬＬ回路に関する。
ャンネルに割り当てられている入力信号に対して位相同
期をとることのできるＤＰＬＬ回路に関する。
ＤＰＬＬ回路のロックレンジを広くするために、従来は
分周切換部の分周比を大きくしたり、シーケンシャルフ
ィルターの段数を大きくする方法などがあるが、これら
の方法では具体的な回路構成が複雑になり、また他の方
法としてパスタ−ナックのＤＰＬＬ方式が知られている
が、この方式では２値の周波数信号をそれぞれロック周
波数範囲の上限から下限にわたって広く検出して調整を
行わなければならず、定常位相誤差も大きいなどの欠点
があった。
分周切換部の分周比を大きくしたり、シーケンシャルフ
ィルターの段数を大きくする方法などがあるが、これら
の方法では具体的な回路構成が複雑になり、また他の方
法としてパスタ−ナックのＤＰＬＬ方式が知られている
が、この方式では２値の周波数信号をそれぞれロック周
波数範囲の上限から下限にわたって広く検出して調整を
行わなければならず、定常位相誤差も大きいなどの欠点
があった。
広い周波数範囲の入力信号、あるいは広い周波数範囲に
あるチャンネルに割り当てられている人力信号に適用で
きるＤＰＬＬ回路を得ようとするものである。
あるチャンネルに割り当てられている人力信号に適用で
きるＤＰＬＬ回路を得ようとするものである。
第１図は本発明の原理を示す図であって、基準周波数発
生手段１と可変分周手段２、位相比較手段３およびこの
可変分周手段２の出力を位相比較手段３を有する公知の
ＤＰＬＬ回路に、更に入力信号と出力信号とを比較する
上記位相比較手段３の出力が供給される同期外れ検出手
段４を設け、この同期外れ検出手段４がこのＤＰＬＬ回
路の同期外れを検出したときには、このＤＰＬＬ回路が
入力信号にロック可能となるように上記基準周波発生手
段１の発生周波数を切換えあるいは変化させるようにし
た。
生手段１と可変分周手段２、位相比較手段３およびこの
可変分周手段２の出力を位相比較手段３を有する公知の
ＤＰＬＬ回路に、更に入力信号と出力信号とを比較する
上記位相比較手段３の出力が供給される同期外れ検出手
段４を設け、この同期外れ検出手段４がこのＤＰＬＬ回
路の同期外れを検出したときには、このＤＰＬＬ回路が
入力信号にロック可能となるように上記基準周波発生手
段１の発生周波数を切換えあるいは変化させるようにし
た。
本発明では、第１図の原理図から明らかなように、
■ 位相比較手段３、可変分周手段２およびこの可変分
周手段２の出力を上記位相比較手段３の入力に帰還する
帰還路５とからなる第１のループ。
周手段２の出力を上記位相比較手段３の入力に帰還する
帰還路５とからなる第１のループ。
■ 位相比較手段３、同期外れ検出手段４、基準周波数
発生手段１、可変分周手段２およびこの分周手段２の出
力を上記位相比較手段３０入力に帰還する帰還路５とか
らなる第２のループ。
発生手段１、可変分周手段２およびこの分周手段２の出
力を上記位相比較手段３０入力に帰還する帰還路５とか
らなる第２のループ。
の２つのループが形成される。
この第１のループは、例えば、畑雅恭、古川計介共著ｒ
ＰＬＬ−Ｉ Ｃの使い方」 （産報出版株式％式％） 頁乃至第１５６頁などに記載されたような公知のＤＰＬ
Ｌ回路として動作する。
ＰＬＬ−Ｉ Ｃの使い方」 （産報出版株式％式％） 頁乃至第１５６頁などに記載されたような公知のＤＰＬ
Ｌ回路として動作する。
本発明により構成された第２のループは、上記第１のル
ープがロックされていない状態が連続していることを同
期外れ検出手段４が検出したときに、入力信号の周波数
の第１のループのロックレンジからのずれの方向に応じ
て基準周波数発生手段１の出力周波数を切換えまたは変
化させて、第１のループが入力信号の周波数にロックさ
れるようにするものである。
ープがロックされていない状態が連続していることを同
期外れ検出手段４が検出したときに、入力信号の周波数
の第１のループのロックレンジからのずれの方向に応じ
て基準周波数発生手段１の出力周波数を切換えまたは変
化させて、第１のループが入力信号の周波数にロックさ
れるようにするものである。
第２図によって説明すると、基準周波数発生手段１から
の基準周波数がＡで、上記第１のループによりロック可
能な周波数範囲がこの基準周波数Ａを中心とするａの範
囲にあるとき、入力信号の周波数がこのａの範囲外のＸ
であるとすると、位相比較手段３は入力信号と帰還信号
との位相差を示す出力を発生し、同期外れ検出手段４が
この位相差を示す位相比較手段３の出力が所定の時間連
続していることを識別すると、基準周波数発生手段１か
らの基準周波数を１ステップ低い周波数Ｂに切換えるか
ら第１のループのロック可能な周波数範囲がｂの範囲に
変更され、周波数Ｘを有する入力信号にこの第１のルー
プをロックさせ、可変分周手段２から入力信号に位相同
期した信号を出力するようにする。
の基準周波数がＡで、上記第１のループによりロック可
能な周波数範囲がこの基準周波数Ａを中心とするａの範
囲にあるとき、入力信号の周波数がこのａの範囲外のＸ
であるとすると、位相比較手段３は入力信号と帰還信号
との位相差を示す出力を発生し、同期外れ検出手段４が
この位相差を示す位相比較手段３の出力が所定の時間連
続していることを識別すると、基準周波数発生手段１か
らの基準周波数を１ステップ低い周波数Ｂに切換えるか
ら第１のループのロック可能な周波数範囲がｂの範囲に
変更され、周波数Ｘを有する入力信号にこの第１のルー
プをロックさせ、可変分周手段２から入力信号に位相同
期した信号を出力するようにする。
もし、入力信号の周波数が上記の周波数Ｘよりさらに低
い周波数Ｙであれば、位相比較手段３および可変分周手
段２は上記したと同様にして基準周波数をさらに低い周
波数Ｇに切換えあるいは変化させて、この周波数Ｙに第
１のループを位相同期させる。
い周波数Ｙであれば、位相比較手段３および可変分周手
段２は上記したと同様にして基準周波数をさらに低い周
波数Ｇに切換えあるいは変化させて、この周波数Ｙに第
１のループを位相同期させる。
このような基準周波数発生手段１からの基準周波数の変
更を行うときに、基準周波数を連続的に変化可能にし、
あるいは第２図に示したように、基準周波数の周波数間
隔を第１のループのロック可能な周波数範囲が重なるよ
うにしておけば、連続した周波数の入力信号に位相同期
した出力を得ることができる。
更を行うときに、基準周波数を連続的に変化可能にし、
あるいは第２図に示したように、基準周波数の周波数間
隔を第１のループのロック可能な周波数範囲が重なるよ
うにしておけば、連続した周波数の入力信号に位相同期
した出力を得ることができる。
また、基準周波数の間隔Δｆを、第３図に示すように、
各基準周波数ｆ、 、ｆ２・−−一−−−・ｆ、、によ
ってロック可能な周波数範囲ｄｆより大きくしておけば
、各基準周波数ごとのロック可能な周波数範囲の入力信
号についてのみ位相同期出力が得られ、したがって、基
準周波数を予め定められたチャンネルごとにロックし得
るような周波数としておけば、第２のループによりチャ
ンネルを選択し、第１のループによってチャンネルごと
の位相同期をとることができる。
各基準周波数ｆ、 、ｆ２・−−一−−−・ｆ、、によ
ってロック可能な周波数範囲ｄｆより大きくしておけば
、各基準周波数ごとのロック可能な周波数範囲の入力信
号についてのみ位相同期出力が得られ、したがって、基
準周波数を予め定められたチャンネルごとにロックし得
るような周波数としておけば、第２のループによりチャ
ンネルを選択し、第１のループによってチャンネルごと
の位相同期をとることができる。
このときの基準周波数の間隔Δｆは一定である必要がな
いことは明らかであろう。
いことは明らかであろう。
第４図は本発明によるＤＰＬＬ回路の実施例を示すもの
で、第１図の基準周波数発生手段１に相当する基準周波
数発振器１１、同じく可変分周手段２に相当する切換分
周器１２および分周器１３、同じく位相比較手段３に相
当する位相比較器１４、シーケンシセルフイルター１５
および分周器１６からなる、上記刊行物記載のごとき公
知のＤＰＬＬ回路、すなわち上記第１のループに、第１
図の同期外れ検出手段４に相当するロック検出回路１７
および上記基準周波数発振器１１からの基準周波数を制
御するための周波数制御回路１８を設けたものであり、
第１図について説明したように、この周波数制御回路１
８は基準周波数発振器１１の発振周波数を制御するもの
でもよく、また異なる複数の周波数の信号を選択して出
力するものであってもよい。
で、第１図の基準周波数発生手段１に相当する基準周波
数発振器１１、同じく可変分周手段２に相当する切換分
周器１２および分周器１３、同じく位相比較手段３に相
当する位相比較器１４、シーケンシセルフイルター１５
および分周器１６からなる、上記刊行物記載のごとき公
知のＤＰＬＬ回路、すなわち上記第１のループに、第１
図の同期外れ検出手段４に相当するロック検出回路１７
および上記基準周波数発振器１１からの基準周波数を制
御するための周波数制御回路１８を設けたものであり、
第１図について説明したように、この周波数制御回路１
８は基準周波数発振器１１の発振周波数を制御するもの
でもよく、また異なる複数の周波数の信号を選択して出
力するものであってもよい。
この第１のループ回路は、入力パルスと分周器１６から
の帰還信号とを位相比較してその位相の進みあるいは遅
れをそれぞれ＋１あるいは−１に量子化して出力する位
相比較器１４、雑音による誤制御を防止するためのシー
ケンシャルフィルター１５、このシーケンシャルフィル
ター１５からの位相誤差に基づく出力によって分周比が
制御される切換分周器、１２、この切換分周器１２の分
周比の切換による急激な周波数変化を平滑化し出力する
ための分周器１３、帰還信号を得るための分周器１６と
からなる公知のＤＰＬＬ回路を構成している。
の帰還信号とを位相比較してその位相の進みあるいは遅
れをそれぞれ＋１あるいは−１に量子化して出力する位
相比較器１４、雑音による誤制御を防止するためのシー
ケンシャルフィルター１５、このシーケンシャルフィル
ター１５からの位相誤差に基づく出力によって分周比が
制御される切換分周器、１２、この切換分周器１２の分
周比の切換による急激な周波数変化を平滑化し出力する
ための分周器１３、帰還信号を得るための分周器１６と
からなる公知のＤＰＬＬ回路を構成している。
このような、ＤＰＬＬ回路に入力した信号の周波数がこ
のＤＰＬＬ回路がロックし得る周波数範囲外のものであ
ると位相比較器１４は誤差信号を出力し、シーケンシャ
ルフィルター１５の動作時間による遅延時間が経過して
も依然として誤差信号を出力し続ける。
のＤＰＬＬ回路がロックし得る周波数範囲外のものであ
ると位相比較器１４は誤差信号を出力し、シーケンシャ
ルフィルター１５の動作時間による遅延時間が経過して
も依然として誤差信号を出力し続ける。
本発明では、ロック検出回路１７により、位相比較器１
４が連続してこの誤差信号を出力している時間を計測し
、この時間が上記遅延時間を超えると周波数制御回路１
８を介して基準周波数発振器１１からの基準周波数を上
記のように変化させ、このＤＰＬＬ回路が入力信号にロ
ックされるようにする。
４が連続してこの誤差信号を出力している時間を計測し
、この時間が上記遅延時間を超えると周波数制御回路１
８を介して基準周波数発振器１１からの基準周波数を上
記のように変化させ、このＤＰＬＬ回路が入力信号にロ
ックされるようにする。
第５図は他の実施例を示すもので、位相比較器１４、シ
ーケンシセルフイルター１５、タイミング分周器２５、
分周器１３、分周器１６により第１のループを構成し、
可変基準周波数を供給するために固定周波数発振器２３
とパルス挿脱分周器２４を用い、さらに本発明による同
期外れ検出手段としてフィルター２１と前記パルス挿脱
分周器２４のパルス挿脱を制御するセレクタ２２を設け
たものである。なお、第４図の実施例における構成要素
と同等な構成要素には第４図と同じ符号を付して示した
。
ーケンシセルフイルター１５、タイミング分周器２５、
分周器１３、分周器１６により第１のループを構成し、
可変基準周波数を供給するために固定周波数発振器２３
とパルス挿脱分周器２４を用い、さらに本発明による同
期外れ検出手段としてフィルター２１と前記パルス挿脱
分周器２４のパルス挿脱を制御するセレクタ２２を設け
たものである。なお、第４図の実施例における構成要素
と同等な構成要素には第４図と同じ符号を付して示した
。
この実施例の第１のループは、タイミング分周器２５を
用いたことによる差異はあるにしても、このループ全体
としては第４図の実施例と同様に動作する。
用いたことによる差異はあるにしても、このループ全体
としては第４図の実施例と同様に動作する。
同期外れ検出手段を構成するフィルター２１は位相検出
器１４からの誤差出力の低域成分を濾波してセレクタ２
２に供給するものであり、第１のループが入力信号にロ
ックされていない期間が長ければ低周波の誤差信号がこ
の位相検出器１４から供給されるので出力を生じ、誤差
信号の極性に応じてセレクタ２２によりパルス挿脱分周
器２４のパルスの挿入あるいは間引きを制御させ、タイ
ミング分周器２５に印加される基準周波数発振器２３か
らの信号の周波数を実質的に変化させて第１のループを
入力信号に位相同期させる。
器１４からの誤差出力の低域成分を濾波してセレクタ２
２に供給するものであり、第１のループが入力信号にロ
ックされていない期間が長ければ低周波の誤差信号がこ
の位相検出器１４から供給されるので出力を生じ、誤差
信号の極性に応じてセレクタ２２によりパルス挿脱分周
器２４のパルスの挿入あるいは間引きを制御させ、タイ
ミング分周器２５に印加される基準周波数発振器２３か
らの信号の周波数を実質的に変化させて第１のループを
入力信号に位相同期させる。
この第５図図示の実施例において、
入力周波数ｆ−５０ｋＨｚ
固定周波数発振器２３の発振周波数ｆ００ＭＨｚ
フィルター２１の段数ａ ４段
セレクタ２２の数ｂ ３段
パルス挿脱分周比ｃ ４００±１／４００シーケンシ
ヤルフイルター１５の段Ｂｄ３段 タイミング分周比ｅ １／３−１／４−１１５出
力周波数ｆ−１００ｋＨｚ とすると、分周器１３の分周比Ａは１／２５、分周器１
６の分周比は１／２となり、位相比較器１４、シーケン
シャルフィルター１５、タイミング分周器２５、分周器
１３および分周器１６からなるループのロックレンジは
、 ｄ−Ｔ□ｘ ＝ （ｎ−Ａ−８１） ｅｏ ”１／ｆ
ｏ ＋ｅ、ｌｌＸ ・ １／ｆ。
ヤルフイルター１５の段Ｂｄ３段 タイミング分周比ｅ １／３−１／４−１１５出
力周波数ｆ−１００ｋＨｚ とすると、分周器１３の分周比Ａは１／２５、分周器１
６の分周比は１／２となり、位相比較器１４、シーケン
シャルフィルター１５、タイミング分周器２５、分周器
１３および分周器１６からなるループのロックレンジは
、 ｄ−Ｔ□ｘ ＝ （ｎ−Ａ−８１） ｅｏ ”１／ｆ
ｏ ＋ｅ、ｌｌＸ ・ １／ｆ。
となり、上記の数値を入れると、
３ＸＴ□Ｘ ＝ （３Ｘ２５Ｘ２−１）Ｘ４Ｘ４Ｘ１／
１０’ Ｘ３Ｘ１／１０’ となるから、入力周波数に対するロック範囲はｆ −＊
−＝ １ ／ Ｔ−−−＝ ５００８３．４７２１１ｚ
ｆ−！ｆｉ＝１／Ｔ、ｔ−＝４９９１６．８０６Ｈｚす
なわち、 ｆａｍｘ ＝ ５０ ｋＨｚ＋ ８３．４７２８Ｚｆ、
Ａ、１＝５０ｋｔｌｚ−８３，１９４Ｈｚとなる。
１０’ Ｘ３Ｘ１／１０’ となるから、入力周波数に対するロック範囲はｆ −＊
−＝ １ ／ Ｔ−−−＝ ５００８３．４７２１１ｚ
ｆ−！ｆｉ＝１／Ｔ、ｔ−＝４９９１６．８０６Ｈｚす
なわち、 ｆａｍｘ ＝ ５０ ｋＨｚ＋ ８３．４７２８Ｚｆ、
Ａ、１＝５０ｋｔｌｚ−８３，１９４Ｈｚとなる。
そして、パルス挿脱分周比Ｃのステップ幅は１ステツプ
当たり１／４００であるから、セレクタ２２を１ステッ
プ切換えたときの出力周波数の変化Δｆは、 Δｆ＝ｆｏ Ｘｉ／４００ｘｅ０ＸＡＸＢ＝１０’ Ｘ
Ｉ／４００Ｘ１／４Ｘ１／２５Ｘ １ ／ ２ ＝ １
２５ Ｈｚ となる。
当たり１／４００であるから、セレクタ２２を１ステッ
プ切換えたときの出力周波数の変化Δｆは、 Δｆ＝ｆｏ Ｘｉ／４００ｘｅ０ＸＡＸＢ＝１０’ Ｘ
Ｉ／４００Ｘ１／４Ｘ１／２５Ｘ １ ／ ２ ＝ １
２５ Ｈｚ となる。
したがって、入力周波数を連続的にロックするためには
、第５図に示すように、１つのパルス挿脱分周比Ｃにお
けるロック周波数範囲ｄｆを上記ステップによる周波数
の変化Δｆより大きくしておくことが必要である。
、第５図に示すように、１つのパルス挿脱分周比Ｃにお
けるロック周波数範囲ｄｆを上記ステップによる周波数
の変化Δｆより大きくしておくことが必要である。
本発明によれば、広い周波数帯域の入力信号に対応でき
るＤＰＬＬ回路を実現することができ、またシーケンシ
ャルフィルターの段数を多くしてノイズなどの悪影響を
除いても充分にロック範囲の広いＤＰＬＬ回路が得られ
る。
るＤＰＬＬ回路を実現することができ、またシーケンシ
ャルフィルターの段数を多くしてノイズなどの悪影響を
除いても充分にロック範囲の広いＤＰＬＬ回路が得られ
る。
更に、チャンネルの中心周波数ごとに基準周波数発振器
の出力周波数を設けておくことにより、従来チャンネル
の数に対応する数だけＤＰＬＬ回路が必要とされていた
のが本発明によって１つのＤＰＬＬ回路で足りるという
格別の効果を達成することができる。
の出力周波数を設けておくことにより、従来チャンネル
の数に対応する数だけＤＰＬＬ回路が必要とされていた
のが本発明によって１つのＤＰＬＬ回路で足りるという
格別の効果を達成することができる。
第１図は本発明の原理を示すブロック図、第２図および
第３図はその動作を説明するための図、第４図および第
５図はそれぞれ異なる実施例を示す図である。 １は基準周波数発生手段、２は可変分周手段、３は位相
比較手段、４は同期外れ検出手段である。
第３図はその動作を説明するための図、第４図および第
５図はそれぞれ異なる実施例を示す図である。 １は基準周波数発生手段、２は可変分周手段、３は位相
比較手段、４は同期外れ検出手段である。
Claims (1)
- 【特許請求の範囲】 一定期間に所定数のパルスを有する基準周波数信号を出
力する基準周波数発生手段（１）と、該基準周波数信号
を制御入力に応じた分周比で分周し、出力信号を発生す
る可変分周手段（２）と、 帰還された該可変分周手段の出力と入力信号との位相を
比較し、両者の位相が同期するように該可変分周手段の
分周比を制御する位相比較手段（３）とを有するディジ
タル位相同期回路において、該位相比較手段によって所
定期間以上同期が外れたことを検出して前記基準周波数
信号の周波数を変更する同期外れ検出手段（４）を更に
備えることを特徴とする広帯域ディジタル位相同期回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008153A JPS62166618A (ja) | 1986-01-20 | 1986-01-20 | 広帯域デイジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008153A JPS62166618A (ja) | 1986-01-20 | 1986-01-20 | 広帯域デイジタル位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62166618A true JPS62166618A (ja) | 1987-07-23 |
| JPH0348697B2 JPH0348697B2 (ja) | 1991-07-25 |
Family
ID=11685374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008153A Granted JPS62166618A (ja) | 1986-01-20 | 1986-01-20 | 広帯域デイジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62166618A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012272A (ja) * | 1973-06-01 | 1975-02-07 | ||
| JPS518856A (ja) * | 1974-07-10 | 1976-01-24 | Nippon Electric Co |
-
1986
- 1986-01-20 JP JP61008153A patent/JPS62166618A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012272A (ja) * | 1973-06-01 | 1975-02-07 | ||
| JPS518856A (ja) * | 1974-07-10 | 1976-01-24 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348697B2 (ja) | 1991-07-25 |
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