JPS6216564A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPS6216564A JPS6216564A JP60155032A JP15503285A JPS6216564A JP S6216564 A JPS6216564 A JP S6216564A JP 60155032 A JP60155032 A JP 60155032A JP 15503285 A JP15503285 A JP 15503285A JP S6216564 A JPS6216564 A JP S6216564A
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体表面と平行にソース・ドレイン電流
が流れるように、該表面にソース・ドレインおよびゲー
トを形成した横型の静電誘導トランジスタ（ＳＩＴ）よ
り成る固体撮像素子に関する。
が流れるように、該表面にソース・ドレインおよびゲー
トを形成した横型の静電誘導トランジスタ（ＳＩＴ）よ
り成る固体撮像素子に関する。
Ｍｉｓ（Ｍｅｔａｌ Ｉｎ５ｕｊ！ａｔｏｒ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ） ゲート構造の横型ＳＩＴを使用
したイメージセンサアレイについて、本発明者ら例えば
特願昭５８−２４５０５９号および特願昭５９−５９５
２５号において提案していると共に、ｒＪａｐａｎｅｓ
ｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓ Ｊ（Ｖｏ Ｉｌ、 ２．４． Ｎｏ、５．１９
８５＞において” Ａ Ｎｅｗ ＭＯ３Ｐｈｏｔｏｔｒ
ａｎｓｉｓｔｏｒ Ｏｐｅｒａｔｉｎｇ ｉｎ ａ Ｎ
ｏｎ−ＤｅｓｔｒｕｃｔｉｖｅＲｅａｄｏｕｔ Ｍｏｄ
ｅ”′と題して発表している。
ｃｏｎｄｕｃｔｏｒ） ゲート構造の横型ＳＩＴを使用
したイメージセンサアレイについて、本発明者ら例えば
特願昭５８−２４５０５９号および特願昭５９−５９５
２５号において提案していると共に、ｒＪａｐａｎｅｓ
ｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓ Ｊ（Ｖｏ Ｉｌ、 ２．４． Ｎｏ、５．１９
８５＞において” Ａ Ｎｅｗ ＭＯ３Ｐｈｏｔｏｔｒ
ａｎｓｉｓｔｏｒ Ｏｐｅｒａｔｉｎｇ ｉｎ ａ Ｎ
ｏｎ−ＤｅｓｔｒｕｃｔｉｖｅＲｅａｄｏｕｔ Ｍｏｄ
ｅ”′と題して発表している。
第７図は従来の横型Ｍ［１ＳＳＩＴ受光素子を示す断面
図である。このＭＯ３ＳＩＴはｎ−チャネルのもので、
基板１はＰ−（１，０，０）基板で、その濃度は１０′
２〜１０ ｒ Ｓ ｃｍ７３の範囲である。基板１上に
はエピタキシャル法等により、厚さ５〜１５μｍ１濃度
１〜５×１０′３０「３のｎ−チャネルＢ２が形成され
、このｎ−チャネル層２の表面に深さ０．５μｍ以下の
浅いｎ゛拡散層よりなるソース領域５とドレイン領域３
とがゲート電極７に対して自己整合的に形成されている
。また、ドレイン領域３には光電変換特性の傾斜γを１
に近づけると共に、隣接画素への光信号のもれこみ（ク
ロストーク）を減少させるための、深さ１．０μｍ以上
の深いｎ゛拡散層４が形成されている。６は厚さ２００
〜１０００ Ａのゲート絶縁膜で、この上にソース領域
５を囲むように例えばポリＳ１等より成り、膜厚５００
〇八以下のゲート電極７が形成されている。８はドレイ
ン電極、９はソース電極、１０は絶縁膜で、ドレイン電
極８およびソース電極９は、ポ１Ｊｓｉ、シリサイド等
により形成されている。
図である。このＭＯ３ＳＩＴはｎ−チャネルのもので、
基板１はＰ−（１，０，０）基板で、その濃度は１０′
２〜１０ ｒ Ｓ ｃｍ７３の範囲である。基板１上に
はエピタキシャル法等により、厚さ５〜１５μｍ１濃度
１〜５×１０′３０「３のｎ−チャネルＢ２が形成され
、このｎ−チャネル層２の表面に深さ０．５μｍ以下の
浅いｎ゛拡散層よりなるソース領域５とドレイン領域３
とがゲート電極７に対して自己整合的に形成されている
。また、ドレイン領域３には光電変換特性の傾斜γを１
に近づけると共に、隣接画素への光信号のもれこみ（ク
ロストーク）を減少させるための、深さ１．０μｍ以上
の深いｎ゛拡散層４が形成されている。６は厚さ２００
〜１０００ Ａのゲート絶縁膜で、この上にソース領域
５を囲むように例えばポリＳ１等より成り、膜厚５００
〇八以下のゲート電極７が形成されている。８はドレイ
ン電極、９はソース電極、１０は絶縁膜で、ドレイン電
極８およびソース電極９は、ポ１Ｊｓｉ、シリサイド等
により形成されている。
次に、一画素の平面寸法について説明する。
一画素の平面寸法を縮小することは、高解像度、高密度
撮像素子を可能にすることになり、撮像素子にとっては
重要なパラメータとなる。第７図において、Ｌｌはソー
スコンタクト５′の半径であり、コンタクト抵抗を十分
下げるには現在の技術では〜１．０ μｍ程度の長さと
なる。Ｌ２はソースコンタクト５′とソース電極９との
オーバーラツプであり、コンタクトを安定にとるために
は現在１μｍ程度必要である。Ｌ３はソース電極９とゲ
ート電極７との間隙であり、光感度の安定性のためには
１μｍ程度必要である。し４はゲート長であり、光感度
はユ２．０μｍの時最も安定である。Ｌ５は浅いドレイ
ン領域３の長さであり、１μｍ程度である。
撮像素子を可能にすることになり、撮像素子にとっては
重要なパラメータとなる。第７図において、Ｌｌはソー
スコンタクト５′の半径であり、コンタクト抵抗を十分
下げるには現在の技術では〜１．０ μｍ程度の長さと
なる。Ｌ２はソースコンタクト５′とソース電極９との
オーバーラツプであり、コンタクトを安定にとるために
は現在１μｍ程度必要である。Ｌ３はソース電極９とゲ
ート電極７との間隙であり、光感度の安定性のためには
１μｍ程度必要である。し４はゲート長であり、光感度
はユ２．０μｍの時最も安定である。Ｌ５は浅いドレイ
ン領域３の長さであり、１μｍ程度である。
また、Ｌ６は深いドレイン領域４０半分の幅であり、１
μｍ程度である。
μｍ程度である。
以上のことから、結局ＭＯ５ＳＩＴのデバイスの半径は
７μｍ程度となり、最小画素は１４μｍ口程度１空間画
素ずらし法で１０μｍ程度の画素ピッチとなる。ここで
、Ｌｌ、 Ｌ４． Ｌ５． Ｌ６は技術の向上とともに
小さくなるが、方法的には現方法と同様になる。
７μｍ程度となり、最小画素は１４μｍ口程度１空間画
素ずらし法で１０μｍ程度の画素ピッチとなる。ここで
、Ｌｌ、 Ｌ４． Ｌ５． Ｌ６は技術の向上とともに
小さくなるが、方法的には現方法と同様になる。
したがって、画素寸法を縮小化する。には、Ｌ２． Ｌ
３を方法的に変更する必要がある。
３を方法的に変更する必要がある。
この発明は、以上の点に鑑み、容易に微細化でき、した
がって高解像度、高集積化が得られると共に、高感度で
高均一性を有する固体撮像素子を提供することを目的と
する。
がって高解像度、高集積化が得られると共に、高感度で
高均一性を有する固体撮像素子を提供することを目的と
する。
〔問題点を解決するための手段および作用〕上記目的を
達成するため、この発明では横型ＭＯ３ＳＩＴにおいて
、ソースコンタクトをソースを囲むゲート電極とのセル
ファラインにより形成して、その上に透明なソース電極
を設ける。
達成するため、この発明では横型ＭＯ３ＳＩＴにおいて
、ソースコンタクトをソースを囲むゲート電極とのセル
ファラインにより形成して、その上に透明なソース電極
を設ける。
第１図はこの発明の一実施例を示す断面図である。この
横型ＭＯ３ＳＩＴはＮチャネルのもので、１１はＰ−基
板、１２はｎ−エビキタシャル層、１３は浅いドレイン
、１４は深いドレイン、１５はソース拡散層、１６はゲ
ート絶縁膜、１７はソース拡散層１５を囲むように設け
たゲート電極、１８はドレイン電極、１９はソース電極
で、１０００ Ａ以下のポリＳｉまたはＩＴＯ，ＳｎＯ
２等の可視光領域では透明とみなせる材料で形成されて
いる。２０は絶縁膜である。
横型ＭＯ３ＳＩＴはＮチャネルのもので、１１はＰ−基
板、１２はｎ−エビキタシャル層、１３は浅いドレイン
、１４は深いドレイン、１５はソース拡散層、１６はゲ
ート絶縁膜、１７はソース拡散層１５を囲むように設け
たゲート電極、１８はドレイン電極、１９はソース電極
で、１０００ Ａ以下のポリＳｉまたはＩＴＯ，ＳｎＯ
２等の可視光領域では透明とみなせる材料で形成されて
いる。２０は絶縁膜である。
第１図から明らかなように、この実施例によれば、ソー
スコンタクト１５′がゲート電極１７に対して自己整合
的に形成されているので、第７図でのＬ２の合わせのた
めのマージンの間隔が不要となる。
スコンタクト１５′がゲート電極１７に対して自己整合
的に形成されているので、第７図でのＬ２の合わせのた
めのマージンの間隔が不要となる。
また、ソース電極１９が透明とみなせるような材料で形
成されているので、第１図の光電変換感度を均一にする
ための間隙Ｌ３も不要となる。その結果、画素の最小寸
法は１０μｍ口程度口程り、空間画素ずらし法で〜７μ
ｍまで画素ピッチを縮小することが可能となる。なお、
以上°の数値は第１図においてＬＩＯ＝１μｍ、Ｌ２０
＝２．ｕｍ、Ｌ３０ ＝１μｍ。
成されているので、第１図の光電変換感度を均一にする
ための間隙Ｌ３も不要となる。その結果、画素の最小寸
法は１０μｍ口程度口程り、空間画素ずらし法で〜７μ
ｍまで画素ピッチを縮小することが可能となる。なお、
以上°の数値は第１図においてＬＩＯ＝１μｍ、Ｌ２０
＝２．ｕｍ、Ｌ３０ ＝１μｍ。
Ｌ４０＝１μｍとして計算したものである。
次に、上記の自己整合コンタクトを実現するプロセスに
ついて説明する。このプロセスとしては各種考えられる
が、第１例として、ＩＢＢＥＴｒａｎｓａｃｔｉｏｎ
ｏｎ ８１ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏ ｌ
、 ＨＤ−２９、Ｎα２ 、ｐｐ２４３〜２４７．１９
８２に発表されたＳｉ３Ｎ４ｆｉ１ｍＳｅｌｆ−ＡＳｉ
３Ｎ４ｆｉ１ Ｌｉｆｔｏｆｆ Ｔｅｃｈｎｉｑｕｅ
ｆｏｒ ５ｅｌｅｃｔｉｖｅｏｘｉｄａｔｉｏｎ（ＳＡ
ＬＴＳ）法を応用したプロセスを第２図Ａ−Ｃを参照し
て説明する。
ついて説明する。このプロセスとしては各種考えられる
が、第１例として、ＩＢＢＥＴｒａｎｓａｃｔｉｏｎ
ｏｎ ８１ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏ ｌ
、 ＨＤ−２９、Ｎα２ 、ｐｐ２４３〜２４７．１９
８２に発表されたＳｉ３Ｎ４ｆｉ１ｍＳｅｌｆ−ＡＳｉ
３Ｎ４ｆｉ１ Ｌｉｆｔｏｆｆ Ｔｅｃｈｎｉｑｕｅ
ｆｏｒ ５ｅｌｅｃｔｉｖｅｏｘｉｄａｔｉｏｎ（ＳＡ
ＬＴＳ）法を応用したプロセスを第２図Ａ−Ｃを参照し
て説明する。
第２図Ａにおいて、Ｐ−基板２１の上にＮ一層２２を形
成した後、ゲート絶縁膜２４を形成し、その後ゲート電
極２５を形成する。次に、レジスト膜２６を塗布し、ホ
トリソ法でゲートとなる領域上にのみレジストを残して
不要なゲート電極をＲＩＢ（ＲｅａｃｔｉｖｅＩｏｎ
Ｅｔｃｈ）法等で除去した後、Ｉ／Ｉ （ＩｏｎＩｍｐ
ｌａｎｔａｔｉｏｎ）法等でｎ＋ソース拡散層２３を形
成する。その後、ｔｉｃＲ（ｅｌｅｃｔｒｏｎ Ｃｙｃ
ｒｏｔｒｏｎ Ｒｅ５ｏｎａｎｃｅ）法でＳｉ、Ｎ、膜
２７を塗布し、次にリフトオフ法でレジストとレジスト
の上にのっているＳｉ３Ｎ、膜とを除去する。
成した後、ゲート絶縁膜２４を形成し、その後ゲート電
極２５を形成する。次に、レジスト膜２６を塗布し、ホ
トリソ法でゲートとなる領域上にのみレジストを残して
不要なゲート電極をＲＩＢ（ＲｅａｃｔｉｖｅＩｏｎ
Ｅｔｃｈ）法等で除去した後、Ｉ／Ｉ （ＩｏｎＩｍｐ
ｌａｎｔａｔｉｏｎ）法等でｎ＋ソース拡散層２３を形
成する。その後、ｔｉｃＲ（ｅｌｅｃｔｒｏｎ Ｃｙｃ
ｒｏｔｒｏｎ Ｒｅ５ｏｎａｎｃｅ）法でＳｉ、Ｎ、膜
２７を塗布し、次にリフトオフ法でレジストとレジスト
の上にのっているＳｉ３Ｎ、膜とを除去する。
その後、第２図Ｂに示すように、ゲート電極を酸化等の
手段で絶縁膜２８で囲んだ後、選択的にＳｉ３Ｎ、膜２
７を除去して、第２図Ｃに示すように新たにソース透明
電極２９を形成する。
手段で絶縁膜２８で囲んだ後、選択的にＳｉ３Ｎ、膜２
７を除去して、第２図Ｃに示すように新たにソース透明
電極２９を形成する。
第３図Ａ−Ｄは自己整合コンタクトを実現する第２のプ
ロセスを説明する図である。第３図Ａにおいて、Ｐ−基
板３１の上にＮ一層３２を形成した後、ゲート絶縁膜３
３を形成する。その後、ゲート電極３４を形成し、その
上に絶縁膜３５を形成する。次に、絶縁膜３５を上にレ
ジスト３６を形成した後、ホトリソ法によりソース拡散
層３８等を形成する所にレジスト窓を形成する。
ロセスを説明する図である。第３図Ａにおいて、Ｐ−基
板３１の上にＮ一層３２を形成した後、ゲート絶縁膜３
３を形成する。その後、ゲート電極３４を形成し、その
上に絶縁膜３５を形成する。次に、絶縁膜３５を上にレ
ジスト３６を形成した後、ホトリソ法によりソース拡散
層３８等を形成する所にレジスト窓を形成する。
その後、第３図Ｂに示すようにレジスト窓を形成した部
分の絶縁膜３５およびゲート電極３４を旧ε等のエツチ
ング手段により除去した後、Ｉ／１法等によりソース拡
散層３８を形成する。
分の絶縁膜３５およびゲート電極３４を旧ε等のエツチ
ング手段により除去した後、Ｉ／１法等によりソース拡
散層３８を形成する。
次に第３図Ｃに示すようにレジスト３６を除去した後、
ＬＰＣＶＤ法等で絶縁膜３７を形成する。
ＬＰＣＶＤ法等で絶縁膜３７を形成する。
その後、第３図りに示すように、■Ｅ法で異方性エッチ
を行ってｎ＋ソース拡散層３８上の絶縁膜３７゜３３を
エツチングする。この異方性エッチを行うことにより、
ゲート電極３４と、その後形成される透明電極３９との
間の電気的絶縁が、サイドウオール絶縁膜３７で保証さ
せる。
を行ってｎ＋ソース拡散層３８上の絶縁膜３７゜３３を
エツチングする。この異方性エッチを行うことにより、
ゲート電極３４と、その後形成される透明電極３９との
間の電気的絶縁が、サイドウオール絶縁膜３７で保証さ
せる。
第４図Ａ−Ｄは第３のプセスを説明する図である。第４
図Ａにおいて、Ｐ−基板４１の上にＮ一層４２を形成し
、その後ゲート絶縁膜４３を形成する。
図Ａにおいて、Ｐ−基板４１の上にＮ一層４２を形成し
、その後ゲート絶縁膜４３を形成する。
次に、酸化性雰囲気中で絶縁膜に変わるような例えばポ
＋ＪＳｉ等でできたゲート電極４４を形成する。
＋ＪＳｉ等でできたゲート電極４４を形成する。
その後、このゲート電極４４上に絶縁膜４５を形成して
この上にレジスト４６を塗布した後、ホトリソ法により
ソース拡散層４８を形成する所にレジスト窓をあける。
この上にレジスト４６を塗布した後、ホトリソ法により
ソース拡散層４８を形成する所にレジスト窓をあける。
その後、第４図已に示すように、レジスト窓の部分の絶
縁膜４５およびゲート電極４４を旧ε等のエツチング手
段により除去した後、Ｉ／１法等によりソース拡散層４
８を形成する。
縁膜４５およびゲート電極４４を旧ε等のエツチング手
段により除去した後、Ｉ／１法等によりソース拡散層４
８を形成する。
その後、第４図Ｃに示すように、レジスト４６を除去し
た後、ゲート電極４４を酸化してその側面に絶縁膜４７
を形成する。
た後、ゲート電極４４を酸化してその側面に絶縁膜４７
を形成する。
次に、第４図りに示すように、ＲＩＢ等で拡散層４８上
のゲート絶縁膜４３をエツチングした後、この部分に透
明電極４９を形成する。
のゲート絶縁膜４３をエツチングした後、この部分に透
明電極４９を形成する。
第５図Ａ−Ｃは第４のプロセスを説明する図である。第
５図Ａにおいて、Ｐ−基板５１の上にＮ一層５２を形成
した後、ゲート絶縁膜５３を形成する。
５図Ａにおいて、Ｐ−基板５１の上にＮ一層５２を形成
した後、ゲート絶縁膜５３を形成する。
その後、ゲート電極５４を形成し、その上にレジスト５
５を形成する。次に、ホトリソ法によりソース拡散層５
６を形成する所にレジスト窓をあけ、その後どのレジス
トをマスクにして不要なゲート電極５４および絶縁膜５
３をＲＩＢ法等で除去する。
５を形成する。次に、ホトリソ法によりソース拡散層５
６を形成する所にレジスト窓をあけ、その後どのレジス
トをマスクにして不要なゲート電極５４および絶縁膜５
３をＲＩＢ法等で除去する。
その後、第５図Ｂに示すように、レジスト５５を除去し
て酸化する。なお、ゲート電極５４はＮ一層５２に対し
て酸化レートが早い材料を選ぶ。例えば、Ｎ一層５２を
Ｓｉとするときは、ゲート電極５４としてＤＯＰＯ３（
Ｄｏｐｅｄ ＰＯｌｙ ５ｉｌｉｃｏｎ）を選ぶ。この
ようにすると、ゲート電極５４の回りには、例えば厚さ
３０００人程度０絶縁膜５７が形成され、Ｎ一層５２上
には厚さ１０００Å以下の絶縁膜５９が形成される。
て酸化する。なお、ゲート電極５４はＮ一層５２に対し
て酸化レートが早い材料を選ぶ。例えば、Ｎ一層５２を
Ｓｉとするときは、ゲート電極５４としてＤＯＰＯ３（
Ｄｏｐｅｄ ＰＯｌｙ ５ｉｌｉｃｏｎ）を選ぶ。この
ようにすると、ゲート電極５４の回りには、例えば厚さ
３０００人程度０絶縁膜５７が形成され、Ｎ一層５２上
には厚さ１０００Å以下の絶縁膜５９が形成される。
次に、第５図Ｃに示すように、ＲＩＢ等の方法でＮ一層
５２上の絶縁膜５９がとれるまでエツチングを行なって
、ゲート電極５４上に例えば厚さ２０００Å以上の絶縁
膜５７を残す。その後Ｉ／１法等でソース拡散層５６を
形成した後、ソース透明電極５８を形成する。
５２上の絶縁膜５９がとれるまでエツチングを行なって
、ゲート電極５４上に例えば厚さ２０００Å以上の絶縁
膜５７を残す。その後Ｉ／１法等でソース拡散層５６を
形成した後、ソース透明電極５８を形成する。
第６図Ａ−Ｄは第５のプロセスを説明する図である。第
６図Ａにおいて、Ｐ−基板６１の上にＮ一層６２を形成
した後、ゲート酸化膜６４およびゲート５１３Ｎ４膜６
５を形成し、このゲートＳｉ、Ｎ、膜６５上にゲート電
極６６を形成する。その後、レジスト６７を塗布し、ｎ
′″ソース拡散層６３を形成する部分のレジストをホト
リソ法で除去した後、レジストをマスクにして不要なゲ
ート電極６６を除去する。
６図Ａにおいて、Ｐ−基板６１の上にＮ一層６２を形成
した後、ゲート酸化膜６４およびゲート５１３Ｎ４膜６
５を形成し、このゲートＳｉ、Ｎ、膜６５上にゲート電
極６６を形成する。その後、レジスト６７を塗布し、ｎ
′″ソース拡散層６３を形成する部分のレジストをホト
リソ法で除去した後、レジストをマスクにして不要なゲ
ート電極６６を除去する。
その後、第６図Ｂに示すように、レジスト６７を除去し
てゲート電極６６を酸化し、厚さが例えば〜３０００人
程度の酸化膜６８を形成する。なお、ゲート酸化膜６４
の厚さは５００人程酸化する。ここで、ゲト酸化膜６４
はその上にゲート５１３Ｎ４膜６５があるので、酸化性
雰囲気でも厚さは変化しない。
てゲート電極６６を酸化し、厚さが例えば〜３０００人
程度の酸化膜６８を形成する。なお、ゲート酸化膜６４
の厚さは５００人程酸化する。ここで、ゲト酸化膜６４
はその上にゲート５１３Ｎ４膜６５があるので、酸化性
雰囲気でも厚さは変化しない。
次に、第６図Ｃに示すように、ＲＩＣＥ法等により、Ｎ
＋拡散層６３上のゲートＳ＋３Ｎ４膜６５およびゲート
酸化膜６４を順次除去する。ここで、ゲート酸化膜６４
でエツチングを止めると、ゲート電極６６上の酸化膜６
８は例えば厚さ２００ＯＡ以上残る。その後、Ｉ／■法
等でｎ＋ソース拡散屓６３を形成した後、第６図りに示
すように、ソース透明電極６９を形成する。
＋拡散層６３上のゲートＳ＋３Ｎ４膜６５およびゲート
酸化膜６４を順次除去する。ここで、ゲート酸化膜６４
でエツチングを止めると、ゲート電極６６上の酸化膜６
８は例えば厚さ２００ＯＡ以上残る。その後、Ｉ／■法
等でｎ＋ソース拡散屓６３を形成した後、第６図りに示
すように、ソース透明電極６９を形成する。
以上述べたように、この発明によれば、例えば空間画素
ずらし法で７μｍ程度の画素ピッチを有する微細化した
横型ＭＯ３ＳＩＴイメージセンサを得ることができる。
ずらし法で７μｍ程度の画素ピッチを有する微細化した
横型ＭＯ３ＳＩＴイメージセンサを得ることができる。
また、ソースコンタクトをセルファラインで形成して透
明ソ、−ス電極を設けるようにしたので、プロセスが容
易になると共に、チップ内およびチップ間での感度のば
らつきを小さくできる。また、ソース電極によってゲー
ト電極の穴を埋めるということにもなるので、チップ表
面上の平坦化にも役立つ。更に、セルフ・アラインによ
るソースコンタクトは、周辺の回路を構成するＦＥＴに
も応用することが可能であり、これにより回路の集積度
を向上させるこことができる。
明ソ、−ス電極を設けるようにしたので、プロセスが容
易になると共に、チップ内およびチップ間での感度のば
らつきを小さくできる。また、ソース電極によってゲー
ト電極の穴を埋めるということにもなるので、チップ表
面上の平坦化にも役立つ。更に、セルフ・アラインによ
るソースコンタクトは、周辺の回路を構成するＦＥＴに
も応用することが可能であり、これにより回路の集積度
を向上させるこことができる。
第１図はこの発明の一実施例を示す断面図、第２図Ａ−
Ｃはその製造プロセスの第１の例を説明する図、 第３図Ａ−Ｄは同じく第２の例を説明する図、第４図Ａ
−Ｄは同じく第３の例を説明する図、第５図Ａ−Ｃは同
じく第４の例を説明する図、第６図Ａ−Ｄは同じく第５
の例を説明する図、第７図は従来の技術を示す図である
。 １１・・・基板 １２・・・エピタキシャ
ル層１３・・・浅いドレイン １４・・・深いドレイ
ン１５・・・ソース拡散ｍ １５’・・・ソースコ
ンタクト１６・・・ゲート絶縁膜 １７・・・ゲート
電極１８・・・ドレイン電極 １９・・・ソース電極
２０・・・絶縁膜 同 弁 理 士 杉 村 興
作第３図 第４図 第６図
Ｃはその製造プロセスの第１の例を説明する図、 第３図Ａ−Ｄは同じく第２の例を説明する図、第４図Ａ
−Ｄは同じく第３の例を説明する図、第５図Ａ−Ｃは同
じく第４の例を説明する図、第６図Ａ−Ｄは同じく第５
の例を説明する図、第７図は従来の技術を示す図である
。 １１・・・基板 １２・・・エピタキシャ
ル層１３・・・浅いドレイン １４・・・深いドレイ
ン１５・・・ソース拡散ｍ １５’・・・ソースコ
ンタクト１６・・・ゲート絶縁膜 １７・・・ゲート
電極１８・・・ドレイン電極 １９・・・ソース電極
２０・・・絶縁膜 同 弁 理 士 杉 村 興
作第３図 第４図 第６図
Claims (1)
- １、高抵抗半導体基板上に該基板とは異なる型の不純物
を含む高抵抗エピタキシャル層を設け、このエピタキシ
ャル層表面に該エピタキシャル層と同一型の不純物を含
むソースおよびドレインを形成すると共に、これらソー
スおよびドレイン間にソースを囲むように絶縁物を介し
てゲート電極を形成して、前記基板表面と平行にソース
・ドレイン電流が流れるようにした静電誘導トランジス
タより成る固体撮像素子において、前記ソースに接続さ
れるソース電極のコンタクトを前記ゲート電極とのセル
フアラインにより形成すると共に、そのソースコンタク
ト上に透明なソース電極を設けたことを特徴とする固体
撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155032A JPS6216564A (ja) | 1985-07-16 | 1985-07-16 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155032A JPS6216564A (ja) | 1985-07-16 | 1985-07-16 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6216564A true JPS6216564A (ja) | 1987-01-24 |
Family
ID=15597179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60155032A Pending JPS6216564A (ja) | 1985-07-16 | 1985-07-16 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880649A (en) * | 1996-02-27 | 1999-03-09 | Hitachi Metals Ltd. | Multilayered frequency separator |
| US6306676B1 (en) | 1996-04-04 | 2001-10-23 | Eastman Kodak Company | Method of making self-aligned, high-enegry implanted photodiode for solid-state image sensors |
-
1985
- 1985-07-16 JP JP60155032A patent/JPS6216564A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880649A (en) * | 1996-02-27 | 1999-03-09 | Hitachi Metals Ltd. | Multilayered frequency separator |
| US6306676B1 (en) | 1996-04-04 | 2001-10-23 | Eastman Kodak Company | Method of making self-aligned, high-enegry implanted photodiode for solid-state image sensors |
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