JPS6216289A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
- Publication number
- JPS6216289A JPS6216289A JP60157413A JP15741385A JPS6216289A JP S6216289 A JPS6216289 A JP S6216289A JP 60157413 A JP60157413 A JP 60157413A JP 15741385 A JP15741385 A JP 15741385A JP S6216289 A JPS6216289 A JP S6216289A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- address
- chip
- chip selection
- address signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 244000025254 Cannabis sativa Species 0.000 description 1
- 235000012012 Paullinia yoco Nutrition 0.000 description 1
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読出し専用メモリに関し、特にチップ選択モー
ドとチップ非選択モードと’ｔ−Ｖしアドレス多重化方
式を用いる読出し専用メモリに関する。
ドとチップ非選択モードと’ｔ−Ｖしアドレス多重化方
式を用いる読出し専用メモリに関する。
読出し専用メモリ（以下ＲＯＭという）において、アド
レス信号入力端子の数を減らすためにアドレス多重化方
式を用いることがある。また、最近は一つのＣＰＵが複
数のＲＵＭｔ−使用することが多くなっているので、そ
のうちの一つをチップ選択信号で選択できるように、チ
ップ選択モードとチップ非選択モードをチップ選択信号
で切替えられるようにしたＲＯＭがある。
レス信号入力端子の数を減らすためにアドレス多重化方
式を用いることがある。また、最近は一つのＣＰＵが複
数のＲＵＭｔ−使用することが多くなっているので、そ
のうちの一つをチップ選択信号で選択できるように、チ
ップ選択モードとチップ非選択モードをチップ選択信号
で切替えられるようにしたＲＯＭがある。
従来のかかるＲＯＭはアドレス信号入力端子とチップ選
択信号入力端子とを別個にもっていた。
択信号入力端子とを別個にもっていた。
複数のＲＯＭを使用するＣＰＵにとって、チップ選択（
ｉｔ号ｔ−ＲＯＭのアドレス信号と一体にして扱うこと
ができれば、両信号のビット数の和のビット数をもつ一
つのアドレス信号で複数のＲＯＭを一体にして使用でき
るが、従来のＲＯＭ！両信号を別の端子から入力するの
で両信号入力線の接続を同じにできず不便である。また
アドレス多重化方式を用いて端子数全減少しようとする
にもかかわらず、チップ選択信号入力端子としての端子
数はそのままである。
ｉｔ号ｔ−ＲＯＭのアドレス信号と一体にして扱うこと
ができれば、両信号のビット数の和のビット数をもつ一
つのアドレス信号で複数のＲＯＭを一体にして使用でき
るが、従来のＲＯＭ！両信号を別の端子から入力するの
で両信号入力線の接続を同じにできず不便である。また
アドレス多重化方式を用いて端子数全減少しようとする
にもかかわらず、チップ選択信号入力端子としての端子
数はそのままである。
以上説明したように、チップ選択モードとチップ非選択
モードとを有しアドレス多重化方式を用いる従来のＲＯ
Ｍは、チップ選択信号をアドレス信号と一体にして扱う
のに不便であるという欠点があり、また端子数がチップ
選択悟号入力端子に関しては従来のままであるという欠
点がある。
モードとを有しアドレス多重化方式を用いる従来のＲＯ
Ｍは、チップ選択信号をアドレス信号と一体にして扱う
のに不便であるという欠点があり、また端子数がチップ
選択悟号入力端子に関しては従来のままであるという欠
点がある。
本発明の目的は、上記欠点を解決してチップ選択信号を
アドレス信号と一体にして入力することができ、かつ端
子数の少いＲＯＭ’ｉ提供することにるる。
アドレス信号と一体にして入力することができ、かつ端
子数の少いＲＯＭ’ｉ提供することにるる。
本発明の読出し専用メモリは、チップ選択モードとチッ
プ非選択モードとを有しアドレス多重化方式を用いる読
出し専用メモリにおいて、アドレス信号入力端子をチッ
プ選択信号入力端子に共用して構成される。
プ非選択モードとを有しアドレス多重化方式を用いる読
出し専用メモリにおいて、アドレス信号入力端子をチッ
プ選択信号入力端子に共用して構成される。
、 以下、図面を参照して本発明について詳
細に説明する。
細に説明する。
第１図は、本発明の一実施例の動作を説明するための説
明図である。
明図である。
この実施例は、２５６にワード×８ビットの記憶容量を
もつＲＯＭであり、アドレス信号およびチップ選択信号
を入力する８本の端子Ｉ、〜エフをもっている。
もつＲＯＭであり、アドレス信号およびチップ選択信号
を入力する８本の端子Ｉ、〜エフをもっている。
２５６Ｘ１０２４＝２ だからアドレス信号は１８
ビツトとなシ、こ扛を（Ａ１７ Ａ１６・・・・・・Ａ
ｔ Ａ６）と表す。チップ選択信号は一例として３ビツ
トであるとし、これを（Ｃ８３・ｃｓ、 −Ｃ８，）
と表す。
ビツトとなシ、こ扛を（Ａ１７ Ａ１６・・・・・・Ａ
ｔ Ａ６）と表す。チップ選択信号は一例として３ビツ
トであるとし、これを（Ｃ８３・ｃｓ、 −Ｃ８，）
と表す。
アドレス信号（Ａ１．Ａ、６・・・・・・ＡＩ ＡＯ）
を、８ビツトのバス（図示していない）を介して端子工
。〜Ｉ７から、第１図に図示するようにタイミングｔ０
・１１−１，０３回に分けて入力する。チップ選択信
号（Ｃ８１・Ｃ８冨 ・Ｃ５１）は、アドレス信号（Ａ
Ｉ、 Ａｌ、・・・・・・Ａｔ Ａａ ）の最上位桁
のさらに上の桁に対応するものとして、タイミングｔ２
に端子工２〜工４ から入力さｎる。内蔵するチップ選
択信号パターンに、入力したチップ選択信号（Ｃ８ｓ
・ＣＳ、・Ｃ８，）、すなわちタイミング１．に端子Ｉ
、〜工４ から入力した信号のパターンが一致す九ばこ
の実施例はチップ選択モードとなり、一致しなければチ
ップ非選択モードとなるＯ 〔発明の効果〕 以上詳細に説明したように、本発明のＲＯＭはアドレス
信号入力端子をチップ選択信号入力端子に共用するとい
う手段を用いるので、データバスからアドレス信号およ
びチップ選択信号を入力する際チップ選択信号をアドレ
ス信号の一部として一体に扱うことができるという効果
があり、またこｎら信号を入力するデータバスをアドレ
ス信号入力端子に直結できるので外付は部品が不要であ
るという効果があり、さらに端子数を減少できるので端
子数の少い低廉なケースを使用することができるという
効果がある。
を、８ビツトのバス（図示していない）を介して端子工
。〜Ｉ７から、第１図に図示するようにタイミングｔ０
・１１−１，０３回に分けて入力する。チップ選択信
号（Ｃ８１・Ｃ８冨 ・Ｃ５１）は、アドレス信号（Ａ
Ｉ、 Ａｌ、・・・・・・Ａｔ Ａａ ）の最上位桁
のさらに上の桁に対応するものとして、タイミングｔ２
に端子工２〜工４ から入力さｎる。内蔵するチップ選
択信号パターンに、入力したチップ選択信号（Ｃ８ｓ
・ＣＳ、・Ｃ８，）、すなわちタイミング１．に端子Ｉ
、〜工４ から入力した信号のパターンが一致す九ばこ
の実施例はチップ選択モードとなり、一致しなければチ
ップ非選択モードとなるＯ 〔発明の効果〕 以上詳細に説明したように、本発明のＲＯＭはアドレス
信号入力端子をチップ選択信号入力端子に共用するとい
う手段を用いるので、データバスからアドレス信号およ
びチップ選択信号を入力する際チップ選択信号をアドレ
ス信号の一部として一体に扱うことができるという効果
があり、またこｎら信号を入力するデータバスをアドレ
ス信号入力端子に直結できるので外付は部品が不要であ
るという効果があり、さらに端子数を減少できるので端
子数の少い低廉なケースを使用することができるという
効果がある。
第１図は、本発明の一実施例の動作を説明するための説
明図である。 １、−４７：漏子 （／１／７ Ａｔｔ −−−−−Ａｔ Ａａ）：アトル
ズ７ｇ９αツ３・Ｃ５２・Ｃ３ｔ） −ナツツ選ヤび
番ジｔθ〜！２：ｙイミ＞７°′ 茅 Ｉ 閃
明図である。 １、−４７：漏子 （／１／７ Ａｔｔ −−−−−Ａｔ Ａａ）：アトル
ズ７ｇ９αツ３・Ｃ５２・Ｃ３ｔ） −ナツツ選ヤび
番ジｔθ〜！２：ｙイミ＞７°′ 茅 Ｉ 閃
Claims (1)
- 【特許請求の範囲】 チップ選択モードとチップ非選択モードとを有しアドレ
ス多重化方式を用いる読出し専用メモリにおいて、 アドレス信号入力端子をチップ選択信号入力端子に共用
することを特徴とする読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157413A JPS6216289A (ja) | 1985-07-16 | 1985-07-16 | 読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157413A JPS6216289A (ja) | 1985-07-16 | 1985-07-16 | 読出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6216289A true JPS6216289A (ja) | 1987-01-24 |
Family
ID=15649093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157413A Pending JPS6216289A (ja) | 1985-07-16 | 1985-07-16 | 読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216289A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266285B1 (en) | 1990-04-18 | 2001-07-24 | Rambus Inc. | Method of operating a memory device having write latency |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
| KR100543906B1 (ko) * | 2001-12-29 | 2006-01-23 | 주식회사 하이닉스반도체 | 어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자 |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332634A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Memory |
| JPS5914192A (ja) * | 1982-07-13 | 1984-01-25 | Fujitsu Ltd | 半導体メモリ |
| JPS5952494A (ja) * | 1982-09-17 | 1984-03-27 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
-
1985
- 1985-07-16 JP JP60157413A patent/JPS6216289A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332634A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Memory |
| JPS5914192A (ja) * | 1982-07-13 | 1984-01-25 | Fujitsu Ltd | 半導体メモリ |
| JPS5952494A (ja) * | 1982-09-17 | 1984-03-27 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266285B1 (en) | 1990-04-18 | 2001-07-24 | Rambus Inc. | Method of operating a memory device having write latency |
| US6314051B1 (en) | 1990-04-18 | 2001-11-06 | Rambus Inc. | Memory device having write latency |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
| US6931467B2 (en) | 1995-10-19 | 2005-08-16 | Rambus Inc. | Memory integrated circuit device which samples data upon detection of a strobe signal |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
| KR100543906B1 (ko) * | 2001-12-29 | 2006-01-23 | 주식회사 하이닉스반도체 | 어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자 |
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