JPS62151971A

JPS62151971A - マイクロ・プロセツサ装置

Info

Publication number: JPS62151971A
Application number: JP60294285A
Authority: JP
Inventors: Takashi Nakayama; 貴司中山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-25
Filing date: 1985-12-25
Publication date: 1987-07-06
Also published as: EP0230664A3; DE3685876T2; EP0230664A2; DE3685876D1; US4942519A; EP0230664B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は仮想記憶機構を内蔵するマイクロ書プロセッサ
装置に関し、特にマイクロ・プロセッサの外部に接続し
たスレーブプロセッサに命令セットの一部を実行させる
制御機構に関する。

〔従来の技術〕

大規模集積回路（ＬＳＩ）構成される１チツプマイクロ
・プロセッサではチップ内に集積できる素子数に限シが
あるため、浮動小数点演算などの高機能な命令を１チツ
プだけで高速に実行するのは困難である。そこで、従来
は命令セットを２つに分け、各々をマスク・プロセッサ
とスレーブプロセッサの２個のプロセッサで実行させて
いた。

マスタ・プロセッサとは、スレーブ・プロセッサ無しで
も中央処理装［（ＣＰＵ）として動作できるプロセッサ
である。スレーブ・プロセッサとはマスタープロセッサ
に制御され、マスタ・プロセッサでは実行できない命令
をマスタ・プロセッサに代って実行するプロセッサであ
る。スレーブ・プロセッサに実行させる命令は主に浮動
小数点演算などの高機能な命令であわ、ユーザーはマス
タ・プロセッサをＣＰＵとするコンピュータ・システム
にスレーブ・プロセッサを接続することによって、命令
セットを拡張することができる。マスクのプロセッサ及
びスレーブ・プロセッサをそれぞれ１チツプのＬＳＩで
実現した例としてＩｎｔｅ１８０８６と同８０８７があ
る。Ｉｎｔｅｌ　８０８６はマスタ・プロセッサ、Ｉｎ
ｔｅ１８０８７は浮動小数点演算を実行するためのスレ
ーブ・プロセッサである。

第２図に前記マスク・プロセッサ及びスレーブ・プロセ
ッサを使用したマイクロ・プロセッサシステムのブロッ
ク構成図を示す。ｌはマスタープロセッサ、２はスレー
ブ・プロセッサ、３は主記憶、４ト５ｔｌ’ｉマスタ・
プロセッサ１又はスレーブ・プロセッサが主記憶３をア
クセスするためのアドレスとデータが時分割に転送され
るアドレス／ｆ　−夕共Ａ／＜ス及ヒコントロール働バ
ス、６はマスタ・プロセッサ１とスレーブｅプロセッサ
２の間のハンドシェーク信号、７はマスタ・プロセッサ
で同時に命令をデコードさせるだめの命令デコード状況
信号である。

第２図のプロセッサシステムで実行される命令セットは
、マスク・プロセッサ用命令とスレーブ・プロセッサ用
命令とに分類される。

マスタープロセッサ用命令は演算処理や主記憶３へのア
クセスをマスタープロセッサ１が実行する命令である。

スレーブ−プロセッサ２はアドレス／データ共通バス４
及びコントロール鳴バス５を監視し、マスク・プロセッ
サと同時に命令７エツチを行ない、マスタ・プロセッサ
が出力するデコード状況信号７によってマスタープロセ
ッサと同時にマスタープロセッサ用命令をデコードする
が、演算処理は行なわない。

スレーブ・プロセッサ用命令は演算処理をスレーブ・プ
ロセッサ２が実行する命令である。マスタ・プロセッサ
１はスレーブ・プロセッサ用命令群を単一の命令（ａＳ
Ｃ命令と呼ぶ）として扱う。

スレーブ・プロセッサ２はアドレス／データ共通バス４
及びコントロール−バス５を監視することでマスタ・プ
ロセッサと同時に命令フェッチを行ない、デコード状況
信号７によってマスタープロセッサと同時にスレーブ・
プロセッサ用命令ヲデコードし、実行する。

スレーブ・プロセッサ用命令におけるマスク・プロセッ
サ１及びスレーブ・プロセッサ２の処理は、メモリ・オ
ペランドの有無及びリード／ライトの区別によって以下
のように異なる。

（１）　　メモリーオペランドが無い場合０マスタ・プ
ロセッサ１は処理を行なわない〇Ｏスレーブ・プロセッ
サ２は内部のレジスターオペランドに対して命令で指定
された演算処理を行なう。

（２）メモリーオペランドが有る場合Ｏマスタ・プロセッサ１は、オペランド・アドレスを計
算し、先頭アドレスの１語（例えば１６ビツト）を主記
憶３から読出すバス・サイクルを駆動する。しかし、読
み込んだデータは使用しない。

Ｏスレーブ・プロセッサ２は、アドレス／　データ共通
バス４及びコントロールバス５を監視し、マスタ・プロ
セッサ１がリード・バス・サイクルを駆動したときに、
オペランドの先頭アドレス及びデータを１語読み込み保
持する。以後のスレーブ・プロセッサ２の処理は以下の
３通シに分けられる。

（２−１）１語のメモリ・オペランドをリードする場合スレーブ書プロセッサ２は読み込んだ１語のメモリ・オ
ペランドと必要ならば内部のレジスタ・オペランドに対
して、命令で指定された演算処理を行ない、演算結果を
内部のレジスタに置く。

（２−２）２語以上のメモリーオペランドをリードする
場合スレーブ・プロセッサ２は、ハンドシェイク信号６によ
って、アドレス／データ・バス４及びコントロール・バ
ス５の使用権をマスタ・プロセッサｌから獲得し、スレ
ーブ・プロセッサ２自身がリード・バス・サイクルを駆
動してメモリ・オペランドの残シを読出した後、メモリ
オペランドと必要ならば内部のレジスタ・オペランドに
対して命令で指定された演算処理を行ない、演算結果を
内部のレジスタに置く。

（２−３）　　メモリ・オペランドにライトする場合スレーブ・プロセッサ２は、内部のレジスタ・オペラン
ドに対して命令で指定された演算処理を行なった後、ハ
ンドシェイク信号６によってアドレス／データ・バス４
及びコントロール・バス５の使用権をマスタ・プロセッ
サ１から獲得し、演算結果をメモリ・オペランドに書く
。

〔発明が解決しようとする問題点〕

上述した従来のマイクロ・プロセッサは仮想記憶をサポ
ートしていない。しかし、容量が限られた主記憶とは別
に外部記憶を利用することによ）仮想的に大容量にする
仮想記憶の手法、特にベージング方式の仮想記憶への要
求がマイクロ−プロセッサが高性能になるほど高い。

ベージング方式の仮想記憶とは、プログラマ−が意識す
るアドレス空間（仮想アドレス空間）を数千バイトのペ
ージに区切シ、ページ単位で主記憶のアドレス空間（実
アドレス空間）にマツピングする手法を言う。実アドレ
ス空間にマツピングされるページは仮想アドレス空間の
全ページの内の一部であシ、残シのページは未定義か、
もしくは外部記憶上に存在するかのいずれかである。ま
た、ベージング方式の仮想記憶では、記憶へのリード、
ライト実行の可／不可を示す属性を各ページに付加する
ことによシ、記憶保護を行なう。

以上のことから、ベージング方式の仮想記憶をサポート
するマイクロプロセッサではメモリ・オペランドをアク
セスする際に次の３項目のチェックが必要である。

（Ｉ）　　ページ越えチェックページ越えチェックとは、メモリ・オペランドが単一の
ページに含まれるのか、２枚のページの境界を含む形で
存在するのかを判定するチェックである。メモリ・オペ
ランドがページを越えて存在する場合（ページ越えがあ
シ）は、２枚目のページについても、後述のアドレス変
換チェック及び記憶保護チェックを行なう。ページ越え
チェックを行なう為には、メモリ・オペランドの先頭ア
ドレス及びデータ長を示す情報が必要である。

（ｎ）　　アドレス変換チェックアドレス変換チェックとは、仮想アドレスから実アドレ
スへのアドレス変換を行なうことによって、仮想アドレ
スが示すページが主記憶（実アドレス空間）上に存在す
るのか、外部記憶上に存在するのかを判定するチェック
である。

アドレス変換チェックを行なう為には、メモリ・オペラ
ンドを含むページの仮想アドレスが必要である。

（財）記憶保護チェック記憶保護チェックとは、メモリ・オペランドを含むペー
ジに対してアクセスすることを許可されているか否かを
判定するチェックである。

記憶保護チェックを行なう為には、メモリ・オペランド
を含むページの仮想アドレス及びメモリ・オペランドに
対してリードするかライトするかの区別を示す情報が必
要である。

従来例で示した仮想記憶をサポートしないマスタ・プロ
セッサ及びスレーブ・プロセッサで実行されるソフトウ
ェアの資産を有効利用するために。

仮想記憶をサポートするマスタ・プロセッサ及びスレー
ブ・プロセッサにおいても従来と同一の命令セットを実
行できるようにしなければならない。

しかしながら、ベージング方式の仮想記憶をサポートす
るために、上述したアドレス変換機構及び記憶保護機構
をＬＳＩチップに内蔵するマスク・プロセッサを作成す
る場合、従来の制御方式では下記の問題点があるため、
スレーブ・プロセッサを正しく制御できない。

（問題点１）　マスタ・プロセッサに内蔵された記憶保
護機構を用いて記憶保護チェックを行なう為には、メモ
リ・オペランドをリードするかライトするかの区別をマ
スク・プロセッサが知る必要がある。しかし従来例の方
式でスレーブ・プロセッサ用命令を実行すると、スレー
１・プロセッサはデコードによシメモリ・オペランドの
リード／ライトの区別が判定できるが、マスタ・プロセ
ッサはそのようなデコードを行なわないため、記憶保護
チェックができない。

（問題点２）　メモリ・オペランドに対するページ越え
チェックを行なうためには、オペランド−ｌ〇− の先頭仮想アドレスの他にオペランドのデータ長を示す
情報が必要である。しかし、従来例で示した方式でスレ
ーブ中プロセッサ用命令を実行する場合、メモリ・オペ
ランドのデータ長をマスタ・プロセッサが知ることはで
きないため、マスタ争プロセッサではページ越えチェッ
クを行なうことができない。一方、スレーブプロセッサ
でページ越えチェックを行なうことはできるが、ページ
越えが有るメモリ・オペランドの場合、二枚口のページ
についてのアドレス変換チェック及び記憶保護チェック
を、マスタ・プロセッサ内のアドレス変換機構及び記憶
保護機構を使用して行なうための手段がない。

（問題点３）　アドレス変換チェックにおいてメモリの
オペランドが主記憶上ではなく外部記憶上に存在するこ
とが判明すると、マスク・プロセッサは命令の実行を中
止し、外部記憶からメモリ・オペランドを含むページを
主記憶上に転送後、中止した命令を再実行しなければな
らない。しかし、従来例で示した方式では、マスタープ
ロセッサがＥＳＣ命令のデコードを行なった直後に、ス
レーブ・プロセッサはスレーブ・プロセッサ用命令の実
行を開始してしまっているため、正しいアドレス変換チ
ェックができない。以上の仮想記憶に関する問題点以外
にも以下のような問題点もあるＯ（問題点４）　アドレスとデータを時分割に転送する共
通バスのかわシに、アドレス・バスとデータ・バスを独
立させたマスク・プロセラサラ使用する場合、スレーブ
・プロセッサでもアドレス・バスとデータ・バスを独立
させなければならないため、スレーブ・プロセッサＬＳ
Ｉの外部ビンの数が増えてしまう。

（問題点５）　上述したように、スレーブ・プロセッｔ
Ｕアドレス／データ共通バス及びコントロー／ｌ／・バ
ス’ｔ［？Ｊｕして、マスタ・プロセッサと同時に命令
フェッチ及び命令デコードを行なっている。しかし、内
部で多段のバイブライン処理を行なうようなマスタ・プ
ロセッサでは、命令のデコード状況を示す信号をスレー
ブ・プロセッサに与えなければならないので、その分さ
らにマスタ・プロセッサ及びスレーブ・プロセッサ両Ｌ
ＳＩの外部ピン数が増えてしまう。

〔問題点を解決するための手段〕

本発明によるマイクロ・プロセ、す装置ハ、マスタ・プ
ロセッサからアクセスできる主記憶と、ページング方式
の仮想記憶をサポートするマスタ・プロセッサと、内蔵
する命令デコーダからデコード結果の一部をマスタ・プ
ロセッサにフィードバックできるボート（以下、フィー
ドバック−ボートとする）を具備するスレーブ・プロセ
ッサとを含み、スレーブ・プロセッサ用命令に伴うメモ
リ・オペランドの記憶保護チェック及び仮想アドレスか
ら実アドレスへの変換をフィードパ、り・ボートを用い
てマスタ・プロセッサ内で行なう手段、及びマスタ・プ
ロセッサによって主記憶とスレーブ・プロセッサの間で
オペランドの転送ヲ行なう手段とを設けたことを特徴と
する。

〔実施例〕

次に本発明を図面に基いて説明する。第１図は　１３一本発明の一実施例の構成ブロック図でおる。ｌＯは仮想
記憶をサポートする為のハードウェアを内蔵するマスタ
・プロセッサ、２０はマスク・プロセッサｌＯによって
制御されるスレーブ・プロセッサであり、いずれもＬＳ
ＩＩチップで構成され、２つのチ、ツブで高機能の演算
を実行する。３０はマスタープロセッサ１０とスレーブ
−プロセッサ２０に対するプログラムおよびデータを格
納する主記憶であシ、必ずマスタ・プロセッサ１０によ
ってアクセスされる。５０は、スレーブ・プロセッサ２
０をマスタープロセッサ１０のＩ１０空間にマツピング
する為のアドレス−デコーダである。

１１はマスタ・プロセッサ１０の命令デコーダ、１２は
命令デコーダ１１の出力を受けてアドレス計算を行なう
実効アドレス計算ユニットである。

１３は実効アドレス計算５−ニット１２が出力する仮想
アドレスを実アドレスに変換し、同時に記憶保護チェッ
クを行なう記憶管理ユニ、ソトであシ。

ベージング方式の仮想記憶をサポートする。１４はマス
ク・プロセッサ用命令が示す演算を実行する演算実行ユ
ニット、１５はアドレス・バス４１及びコントロール・
バス４２を駆動し、データ・バス４０を通して主記憶３
０又はスレーブ・プロセッサ２０とデータの送受信を行
なうバス制御ユニットである。データ・バス４０はスレ
ーブ・プロセッサ２０又は主記憶３０とマスタ・プロセ
ッサ１０との間でデータを送受信するために用いられ、
アドレス・バス４１は主記憶３０の実アドレスもしくは
Ｉ１０アドレスを転送するために用いラレル。コントロ
ール−バス４２はデータ・バス４０上のデータ送信者、
受信者を示す情報とバス・サイクルのタイミングを示す
情報を転送するために用いられる。アドレス・デコーダ
５０の出力はスレーブ・プロセッサ２０へのセレクト信
号４３となる。スレー１０プロセツサ用命令はコマンド
・ボート２１に書込まれるが、その書込はマスタ・プロ
セッサｌＯによって指示される。２２はスレーブ・プロ
セッサ用命令だけをデコードする専用の命令デコーダで
ある。２３は命令デコーダ２２の出力であるメモリ・オ
ペランドのデータ長を示す情報及びリード／ライトの区
別を示す情報を一時格納するフィードバックポートで、
格納された情報はそこからマスタ・プロセッサＩＯへデ
ータ・バス４０を通して転送される。２４にスレーブ・
プロセッサ用命令を実行する演算実行ユニットである。

２５はセレクト信号４３をデコードするデコーダであシ
、コマンド・ボート２１への書き込み制御信号２６１フ
イードバツク・ポート２３への読み出し制御信号２７、
演算実行ユニ、ｙ）２４への起動信号２８を少なくとも
出力する。

以下に、マスク・プロセッサ用命令及びスレーブ・プロ
セッサ用命令が実行される過程を第１図を用いて説明す
る。

（ａ）　　マスタ争プロセッサ用命令の実行主記憶３０
から読み出されたマスク・プロセッサ用命令はマスタ・
ブロモ、、すｌＯの命令デコーダ１１でデコードされ、
演算実行ユニット１４で指定された演算が行なわれる。

命令中にメモリーオペランドが含まれる場合は、実効ア
ドレス計算ユニット１２において仮想アドレスを計算し
、記憶管理ユニｙ　ト１３においてそれを実アドレスに
変換する。その出力はバス制御ユニットを介して主記憶
３０へ送られ、その結果演算実行ユニヅト１４とオペラ
ンドのやシとシが行なわれる。ページ越えチェックは実
効アドレス計算ユニット１２において、仮想アドレス計
算と同時に行なわれる。一方、アドレス変換チェック及
び記憶保護チェックは記憶管理ユニヴ）１３において、
実アドレスへの変換と同時に行なわれ、ページ越えがあ
る場合は次のページについてもチェックを行なう。アド
レス変換チェック及び記憶保護チェックによって主記憶
へのアクセス可が判明すれば、主記憶へのリード／ライ
トが行なわれる。

しかし、不可であれば、演算実行ユニッ）１４での演算
は行なわれず、マスク・プロセッサ１０は内部割込み（
例外）を起こす。メモリ・オペラン鼾°を含むページが
外部記憶上にある場合は、例外処理プログラムによって
主記憶上に転送した後、例外を起こした命令についてそ
の命令デコード操作から再実行する。この間、スレーブ
・プロセッサ２０のセレクト信号人力４３は有効となら
ないタメ、スレーブ゛・プロセッサ２０は伺も処理を開
始しない。

（ｂｌ　　スレーブ゛・プロセッサ用命令マスク・プロ
セッサ１０は、スレーブ・プロセッサ用命令と定義され
た命令群に対しては、それらを単一の命令（ｇｓｃ命令
）として扱う。

マスタ・プロセッサｌＯの命令デコーダ１１でＥｔｃ命
令であることがデコードされると、演算実行ユニツ）１
４はバス制御ユニヅ）１５を制御シ、スレーブ・プロセ
ッサ２０のコマンド・ボートがマツピングされているＩ
１０アドレスに対してＥＳＣ命令の命令コードを書き込
む。

アドレス・デコーダ５０のセレクト信号出力４３及びデ
コーダ２５のコマンド・ポート書き込み制御信号２６が
有効となシ、データ・バス４０上の命令コードがコマン
ド・ポート２１へ書き込まれ、命令デコーダ２２がスレ
ーブ・プロセッサ用命令をデコードする。しかし、この
時点ではスレープ−プロセラ？２０の演算実行ユニット
はまだ実行を開始しない。

以後のマスタープロセッサｌＯ及びスレーブ・プロセッ
サ２０による処理は、メモリ・オペランドの有無によっ
て異なる。

（ｂ−１メモリ・オペランドが無い場合０マスタ・プロ
セッサｌＯは、演算実行ユニツ）１４がバス制御ユニッ
ト１５を制御するこトニよ、９．Ｉ１０バス・サイクル
を駆動し、スレーブ・プロセッサ２０の演算実行ユニッ
ト２４の起動信号２８を有効にする。

・スレーブ・プロセッサ２０は起動信号２８によシ演算
実行ユニット２４が実行を開始し、内部のレジスタ・オ
ペランドに対して命令で指定された演算処理を行なう。

（ｂ−２）　　メモリ・オペランドが有る場合Ｏマスタ
・プロセッサｉ　ｏ　ｔｄ−５演８実行ユニツ）１４が
バス制御ユニツ）１５を制御することによシ、フィード
バック・ポート２３がマツピングされているＩ１０アド
レスを読み出し、メモリ拳オペランドのデータ長及びリ
ード／ライトの区別を得る。実効アドレス計算ユニット
１２において仮想アドレス計算及びページ越えチェック
を行ない、記憶管理ユニット１３においてアドレス変換
チェック及び記憶保護チェックを（ページ越えがある場
合は２枚目のページについても）行なう。メモリオペラ
ンドが主記憶上に存在し、かつアクセス可である場合は
、ススタＯグロセヴサ１０は再びＩ１０バス・サイクル
を駆動し、スレーブ・プロセッサ２０の演算実行ユニッ
ト２４の起動信号２８を有効にする。メモリ・オペラン
ドを含むページが外部記憶上に存在する場合、マスタ・
プロセッサは例外を起こし、主記憶上へ転送後命令を杓
実行するが、スレーブ・プロセッサ２０の演算実行ユニ
ット２４は、再実行するが、スレーブ・プロセッサ２０
の演算実行ユニット２４は、起動信号２８が無効のまま
なので演算を開始していないため、スレーブ・プロセッ
サ用命令の再実行は正しく行なえる。

以後のマスタ・プロセッサｌＯ及びスレーブ・プロセッ
サ２０の処理は以下の２通シに分けられる。

（ｂ−２−１）　　メモリ・オペランドをリードする場
合マスタ・プロセッサ１０は主記憶３０からスレーブ・プ
ロセッサ２０ヘメモリ・オペランドを転送するバス・サ
イクルを駆動する。

スレーブｅプロセッサ２０の演ｘ処理ユニット２４は起
動信号２８によって演算を開始し、リードしたメモリの
オペランドと必要ならば内部のレジスタ雫オペランドに
対して、命令で指定された演算処理を行ない、演算結果
を内部のレジスタに置く。

（ｂ−２−２）　　メモリ・オペランドにライトする場
合スレーブ・プロセッサ２０の演！処理ユ＝ット２４は起
動信号２８によって、内部のレジスタ参オペランドに対
して命令で指定された演算を行なう。マスク・プロセッ
サｌＯはスレーブ・プロセッサ２０から主記憶３０へ演
算結果を転送するバス・サイクルを駆動する。

〔発明の効果〕

以上説明したように本発明は、スレーブφプロセッサの
命令デコーダの出力をマスタープロセッサにフィード・
バックする手段と、スレーブ・プロセッサの命令デコー
ド開始と演算実行開始を独立にマスク・プロセッサから
制御する手段を有することによシ、以下の３点の効果が
ある。

（１）　　ページング方式の仮想記憶を内蔵するマスタ
・プロセッサにおいて、スレーブψプロセッサ用命令で
も正しく仮想記憶をサポートできる効果。

（２）　　マスタｅプロセ・ソサ及びスレーブ・プロセ
ッサの命令デコーダの規模を小さくできる効果。

マスタ・プロセッサではスレーブφプロセッサ用命令群
を単一の命令として扱えるのでメそり・オペランドのデ
ータ長及びリード／ライトの区別をデコードする必要が
なく、一方スレープ−２２＝・プロセッサでは、マスタ・プロセッサ用命令をデコー
ドする必要がないからである。

（３）異なる命令群を実行するスレーブ・プロセッサを
マスク拳プロセッサに接続できる効果。スレーブ・プロ
セッサ用命令群としての命令フォーマットに合致してい
れば、メモリ・オペランドのデータ長及びリード／ライ
トの区別は、スレーブ・プロセッサ側で定義できるから
である。

以上３点の効果以外にも、スレーブ・プロセ。

すが、マスク・プロセッサの制御によってのみ動作し、
データ転送を行なわない方式を採用したことによシ、以
下の２点の効果がある。

（４）　　マスタ・プロセラ？ＬＳＩ及びスレーブ・プ
ロセッサＬＳＩの外部ビンの数を減少させる効果。マス
タｅプロセヅサのデコード状況信号が必要無く、スレー
ブ・プロセッサではアドレス−バス用外部ビンを大幅に
減少できるからである０（５）スレーブ・プロセッサのハードウェアの規模を削
減できる効果。本発明のスレーブ・プロセッサ側、アド
レス・バス及ヒコントロールーバスを駆動する必要がな
く、命令フェッチ及び命令デコードをマスタ・プロセッ
サと同時に行なわないためである。

【図面の簡単な説明】

第１図は本発明の一実施例を示したブロック図、第２図
は従来例を示したブロック図である。１０・・・・・・マスク・プロセッサ、１１・・・、・
、命令デコーダ、１２・・・・・・実効アドレス計算ユ
ニ、ント、１３・・・・・・記憶管理ユニット、１４・
・・・・・演算実行ユニッ）、１５・・・・・・バス・
制御ユニ：ｙト、２０・・・・・・スレーブ−プロセッ
サ、２１・・・・・・コマンド−ボート、２２・・・・
・・都令デコーダ、２３・・・・・・フィードバック・
ポート、２４・・・・・・演算実行ユニ：ｙト、２５・
・・・・・デコーダ、３０・・・・・・主記憶、５０・
・・・・・アドレス・デコーダ。

Claims

【特許請求の範囲】

命令セットの一部を前記マイクロ・プロセッサとは独立
した他のプロセッサに演算実行させる実行制御方式にお
いて、前記マイクロ・プロセッサのＬＳＩチップ内にお
いて仮想記憶のサポートする手段と、前記マイクロ・プ
ロセッサにフィード・バックする手段とを含むことを特
徴とするマイクロ・プロセッサ装置。