JPS62145833A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to a method for manufacturing a semiconductor device.
従来のMOS LSIの素子分離技術を、第2図を用
いて説明する。半導体基板1」−にシリコン酸化膜2、
多結晶シリコン層3、シリコン窒化膜4および多結晶シ
リコン層5を順次形成する(第2図(a))。A conventional MOS LSI element isolation technique will be explained with reference to FIG. a silicon oxide film 2 on a semiconductor substrate 1;
A polycrystalline silicon layer 3, a silicon nitride film 4, and a polycrystalline silicon layer 5 are sequentially formed (FIG. 2(a)).
次に全面にレジスト6を塗布した後、写真蝕刻法により
所定の場所の多結晶シリコン層5およびシリコン窒化膜
4表面の一部をTツチングJる(第2図(b))。残存
するレジスト6を剥離した後、多結晶シリコン層5を酸
化してシリコン酸化膜7を形成する(第2図(C))。Next, after applying a resist 6 to the entire surface, a portion of the surface of the polycrystalline silicon layer 5 and silicon nitride film 4 at a predetermined location is etched by photolithography (FIG. 2(b)). After removing the remaining resist 6, the polycrystalline silicon layer 5 is oxidized to form a silicon oxide film 7 (FIG. 2(C)).
このシリコン酸化膜7をマスクとして異方性エツチング
によりシリコン窒化膜4および多結晶シリコン層3表面
の一部をエツチングする。そしてシリ:1ン酸化膜7を
除去する(第2図(d))。Using this silicon oxide film 7 as a mask, parts of the surfaces of silicon nitride film 4 and polycrystalline silicon layer 3 are etched by anisotropic etching. Then, the silicon oxide film 7 is removed (FIG. 2(d)).
次にウェット酸化により、多結晶シリコン層3および半
導体基板1表面を酸化してフィールド酸化膜11を形成
する。このとぎフィールド酸化膜11のふくらみによっ
て、隣接する多結晶シリコン層3およびシリコン窒化膜
4の端部がそれぞれ持ち上げられる(第2図(e))。Next, the surfaces of polycrystalline silicon layer 3 and semiconductor substrate 1 are oxidized by wet oxidation to form field oxide film 11. This bulge of the field oxide film 11 lifts up the ends of the adjacent polycrystalline silicon layer 3 and silicon nitride film 4 (FIG. 2(e)).
その後、シリコン窒化膜4および多結晶シリコン層3を
除去する(第2図(f))。このようにしてフィールド
酸化膜11にJ:る素子分離を行2Zう。Thereafter, the silicon nitride film 4 and the polycrystalline silicon layer 3 are removed (FIG. 2(f)). In this way, element isolation is performed on the field oxide film 11 in rows 2Z.
しかしながら、上記従来の素子分離技術においでは、ウ
ェット酸化によりフィールド酸化1111を形成する際
、第2図(e)のAに示されるように、多結晶シリコン
層3とシリコン窒化膜4どの界面に突起部が発生する。However, in the above conventional device isolation technology, when forming field oxide 1111 by wet oxidation, protrusions appear at the interface between polycrystalline silicon layer 3 and silicon nitride film 4, as shown in A of FIG. 2(e). part occurs.
これは多結晶99712層3とシリ」ン窒化膜4どの界
面における密着性や多結晶シリコン層3およびシリコン
窒化膜のそれぞれの膜質状態によって、界面が他に比べ
て酸化されやすいためと考えられる。そして第2図(f
)の八に示されるようなオーバハング状の突起部を有す
るフィールド酸化膜11は、このフィールド酸化膜11
上に導電層および層間絶縁膜が形成される際に、導電胴
の断切れを発生させたり、あるいはまた導電層と同様に
して層間絶縁膜を断切れさせ41ffi層と導電層との
ショートを発生させたりするという問題があった。This is considered to be because the interface is more easily oxidized than the other interfaces depending on the adhesion between the polycrystalline 99712 layer 3 and the silicon nitride film 4 and the film quality of each of the polycrystalline silicon layer 3 and the silicon nitride film. And Figure 2 (f
) The field oxide film 11 having an overhanging protrusion as shown in part 8 of this field oxide film 11 is
When a conductive layer and an interlayer insulating film are formed on the conductive layer, the conductive body may be disconnected, or the interlayer insulating film may be disconnected in the same manner as the conductive layer, causing a short circuit between the 41ffi layer and the conductive layer. There was a problem with letting people do things.
本発明の目的は、導電層および層間絶縁膜の断切れを発
生させないようにした素子分離領域を形成する半導体装
置の製造方法を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device in which an element isolation region is formed in which a conductive layer and an interlayer insulating film are not cut.
本発明による半導体装置の製造方法は、半導体基板上に
シリコン酸化膜、多結晶シリ」ン層および第1のシリコ
ン窒化膜を順次形成する工程と、所定の場所の第1のシ
リコン窒化膜および多結晶シリコン胴の一部をエツチン
グする工程と、全面に第2のシリコン窒化膜を形成し、
異方性エツチングにより第1のシリコン窒化膜および多
結晶シリコン胴の側壁部にのみ第2のシリコン窒化膜を
残存させる工程と、残存する第2のシリコン窒化膜およ
び第1のシリコン窒化膜を耐酸化性マスクとして、多結
晶シリコン層および半導体基板をウェット酸化して、フ
ィールド酸化膜を形成する工程とを備え、素子分離を行
なうフィールド酸化膜が突起形状を有することのないよ
うにしたものである。A method for manufacturing a semiconductor device according to the present invention includes the steps of sequentially forming a silicon oxide film, a polycrystalline silicon layer, and a first silicon nitride film on a semiconductor substrate, and forming a first silicon nitride film and a polycrystalline silicon film at predetermined locations. A step of etching a part of the crystalline silicon body and forming a second silicon nitride film on the entire surface,
A step of leaving the second silicon nitride film only on the first silicon nitride film and the side wall of the polycrystalline silicon body by anisotropic etching, and etching the remaining second silicon nitride film and first silicon nitride film with oxidation resistance. This method includes a process of forming a field oxide film by wet oxidizing the polycrystalline silicon layer and the semiconductor substrate as a chemical mask, and prevents the field oxide film used for element isolation from having a protrusion shape. .
以下、本発明を図示する実施例に基づいて詳述する。 Hereinafter, the present invention will be described in detail based on illustrated embodiments.
第1図に半導体装置の製造方法の一実施例を示す。まず
例えばp型シリコン基板からなる半導体基板1上に熱酸
化により膜厚500〜1000人のシリコン酸化膜2を
形成した後、このシリコン酸化膜2上にCV D (C
hemical Vapour口eposition)
法により膜厚500〜1500人の多結晶シリコン層3
を堆積する。続いてこの多結晶シリコン層3上にCVD
法により膜厚100゜〜2000人のシリコン窒化膜4
を堆積した後、さらにこのシリコン窒化膜4.ヒにCV
D法により膜厚500〜1500への多結晶シリコン層
5を堆積する(第1図(a))。FIG. 1 shows an embodiment of a method for manufacturing a semiconductor device. First, a silicon oxide film 2 with a thickness of 500 to 1000 wafers is formed by thermal oxidation on a semiconductor substrate 1 made of, for example, a p-type silicon substrate, and then a CVD (C
chemical vapor mouth position)
Polycrystalline silicon layer 3 with a thickness of 500 to 1500
Deposit. Subsequently, CVD is performed on this polycrystalline silicon layer 3.
Silicon nitride film with a film thickness of 100° to 2000° by method 4
After depositing this silicon nitride film 4. Hini CV
A polycrystalline silicon layer 5 is deposited to a thickness of 500 to 1500 using the D method (FIG. 1(a)).
次に全面にレジスト6を塗布した後、写真蝕刻法により
所定の場所のレジスト6を除去し、残存するレジスト6
をマスクとして多結晶シリコン層5およびシリコン窒化
膜4表面の一部をエツチングする(第1図(b))。残
存するレジスト6を剥離した後、多結晶シリコン層5を
ウェット酸化により酸化して膜厚8000〜15000
人のシリコン酸化膜7を形成する(第1図(C))。こ
のシリコン酸化膜7をマスクとして異方性エッチングを
行ない、既に表面の一部をエツチングしたシリ:1ン窒
化膜4の残部および多結晶シリコン層3表面の一部をエ
ツチングする。そしてマスクとしてのシリコン酸化膜7
を除去する(第1図(d))。Next, after coating the entire surface with resist 6, the resist 6 at predetermined locations is removed by photolithography, and the remaining resist 6 is removed.
Using this as a mask, a portion of the surfaces of the polycrystalline silicon layer 5 and silicon nitride film 4 are etched (FIG. 1(b)). After removing the remaining resist 6, the polycrystalline silicon layer 5 is oxidized by wet oxidation to a film thickness of 8,000 to 15,000.
A silicon oxide film 7 is formed (FIG. 1(C)). Using this silicon oxide film 7 as a mask, anisotropic etching is performed to etch the remaining part of the silicon nitride film 4 whose surface has already been partially etched and a part of the surface of the polycrystalline silicon layer 3. And silicon oxide film 7 as a mask
(Fig. 1(d)).
次にCVU′)法により全面にシリコン窒化膜8を厚さ
500〜2000人堆積する(第1図(e))。そして
異方性エツチングにより、シリコン窒化膜4および多結
晶シリコン層3の側壁部に堆積したシリコン窒化膜8を
残存させ、他の部分のシリコン窒化膜8を除去する。こ
の残存するシリコン窒化膜8とシリコン窒化膜4とを合
わせてシリ−コン窒化膜9とする(第1図(f))。Next, a silicon nitride film 8 is deposited to a thickness of 500 to 2,000 layers over the entire surface by the CVU' method (FIG. 1(e)). Then, by anisotropic etching, the silicon nitride film 8 deposited on the side walls of the silicon nitride film 4 and the polycrystalline silicon layer 3 is left, and the silicon nitride film 8 on other parts is removed. The remaining silicon nitride film 8 and silicon nitride film 4 are combined to form a silicon nitride film 9 (FIG. 1(f)).
次にこのシリコン窒化膜9をブロッキング・マスクどし
て例えばボロン等のn型不純物を半導体基板1表面にイ
オン注入し、反転防止処理を行なう(図示けず)。Next, using the silicon nitride film 9 as a blocking mask, ions of n-type impurities such as boron are implanted into the surface of the semiconductor substrate 1 to perform an inversion prevention process (not shown).
次にシリコン窒化膜9を耐酸生竹マスクとしてウェット
酸化を行ない、多結晶シリコン層3おJ:び半導体基板
1を酸化して膜厚6000〜10000人のフィールド
酸化膜10を形成Jる。Next, wet oxidation is performed using the silicon nitride film 9 as an acid-resistant bamboo mask to oxidize the polycrystalline silicon layer 3 and the semiconductor substrate 1 to form a field oxide film 10 having a thickness of 6,000 to 10,000.
このときフィールド酸化膜10のふくらみによって、隣
接する多結晶シリコン層3およびシリコン窒化膜4の端
部がそれぞれ持ち上げられる(第1図(q))。その後
、シリコン窒化膜9および多結晶シリコン層3を除去す
る(第1図(b))。At this time, the edges of the adjacent polycrystalline silicon layer 3 and silicon nitride film 4 are lifted by the bulge of the field oxide film 10 (FIG. 1(q)). Thereafter, the silicon nitride film 9 and the polycrystalline silicon layer 3 are removed (FIG. 1(b)).
このようにしてフィールド酸化II!110による素子
分離を行なう。In this way, Field Oxidation II! Element isolation is performed by 110.
以下、常法に従って、フィールド酸化11110により
分離された素子領域にMOS l−ランジスタ等の形成
を行ない、さらに導電層等の形成を行なって半導体装置
を製造する。Thereafter, according to a conventional method, MOS l-transistors and the like are formed in the element regions separated by field oxidation 11110, and conductive layers and the like are further formed to manufacture a semiconductor device.
本実施例によれば、シリコン窒化膜4および多結晶シリ
コン層3の側壁部にシリコン窒化膜8が形成されていて
、シリコン窒化膜4と多結晶シリコン層3との界面が露
出されていないために、フィールド酸化i!10の形成
の際、シリコン窒化膜8がプロテクタとしてシリコン窒
化膜4ど多結晶シリコン層3との界面における酸化を防
ぐと共に、多結晶シリコン胴の端部の酸化も防ぐことが
できる。このためフィールド酸化膜10は突起形状を有
することなく形成されることができ、それ故フィールド
酸化膜10十に形成される導電層および層間絶縁膜の断
切れを防ぎ、導電胴の断線や導電層と導電層とのショー
1〜を防ぐことができる。According to this embodiment, the silicon nitride film 8 is formed on the sidewalls of the silicon nitride film 4 and the polycrystalline silicon layer 3, and the interface between the silicon nitride film 4 and the polycrystalline silicon layer 3 is not exposed. In, field oxidation i! When forming the polycrystalline silicon layer 10, the silicon nitride film 8 acts as a protector to prevent oxidation at the interface between the silicon nitride film 4 and the polycrystalline silicon layer 3, and also prevents oxidation at the end of the polycrystalline silicon body. For this reason, the field oxide film 10 can be formed without having a protrusion shape, which prevents the conductive layer and the interlayer insulating film formed on the field oxide film 10 from being disconnected, and prevents disconnection of the conductive body and conductive layer. Shows 1 to 1 between the conductive layer and the conductive layer can be prevented.
また本実施例によれば、シリコン窒化膜4および多結晶
シリコン層3の側壁部にシリ:1ン窒化股8が形成され
ていることによって変換差を小さくすることができるた
めに素子分離領域を狭くすることができ、従って高集積
化をはかることができる。Furthermore, according to this embodiment, the silicon nitride film 4 and the polycrystalline silicon layer 3 are formed with silicon nitride grooves 8 on the sidewalls, so that the conversion difference can be reduced, so that the element isolation region can be reduced. It can be made narrower, and therefore higher integration can be achieved.
なお上記実施例においてはn型シリコン基板について述
べたが、n型シリコン基板を用いても実施することがで
きる。ただし、その場合反転防止処理のためのイオン注
入はn型不純物を用いるものとする。Although the above embodiments have been described using an n-type silicon substrate, the present invention can also be implemented using an n-type silicon substrate. However, in that case, n-type impurities are used for ion implantation for anti-inversion processing.
以上の通り、本発明によれば素子分離領域における導電
層および層間絶縁膜の断切れの発1−を防ぐことができ
る。As described above, according to the present invention, it is possible to prevent the occurrence of disconnection of the conductive layer and the interlayer insulating film in the element isolation region.
第1図は本発明の一実施例による半導体装置の製造方法
を示す工程図、第2図は従来の半導体装置のWA造方法
を示す工程図である。
1・・・半導体基板、2.7.10.11・・・シリコ
ン酸化膜、3,5・・・多結晶シリコン層、4,8゜9
・・・シリコン窒化膜、6・・・レジスト。FIG. 1 is a process diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a process diagram showing a conventional WA manufacturing method for a semiconductor device. 1...Semiconductor substrate, 2.7.10.11...Silicon oxide film, 3,5...Polycrystalline silicon layer, 4,8゜9
...Silicon nitride film, 6...Resist.
Claims (1)
リコン層、第1のシリコン窒化膜および第2の多結晶シ
リコン層を順次形成する第1の工程と、 所定の場所の前記第2の多結晶シリコン層および前記第
1のシリコン窒化膜表面の一部を写真蝕刻法により順次
エッチングする第2の工程と、前記第2の多結晶シリコ
ン層を酸化して、第2のシリコン酸化膜を形成する第3
の工程と、前記第2のシリコン酸化膜をマスクとして前
記第1のシリコン窒化膜および前記第1の多結晶シリコ
ン層表面の一部をエッチングする第4の工程と、 全面に第2のシリコン窒化膜を形成し、異方性エッチン
グにより前記第1のシリコン窒化膜および前記第1の多
結晶シリコン胴の側壁部にのみ前記第2のシリコン窒化
膜を残存させる第5の工程と、 残存する前記第2のシリコン窒化膜および前記第1のシ
リコン窒化膜を耐酸化性マスクとして、前記第1の多結
晶シリコン層および前記半導体基板をウェット酸化して
、フィールド酸化膜を形成する第6の工程と を備えたことを特徴とする半導体装置の製造方法。[Scope of Claims] A first step of sequentially forming a first silicon oxide film, a first polycrystalline silicon layer, a first silicon nitride film, and a second polycrystalline silicon layer on a semiconductor substrate; a second step of sequentially etching the second polycrystalline silicon layer and a part of the first silicon nitride film surface at the location by photolithography, and oxidizing the second polycrystalline silicon layer, a third layer forming a second silicon oxide film;
a fourth step of etching a part of the surface of the first silicon nitride film and the first polycrystalline silicon layer using the second silicon oxide film as a mask; and etching a second silicon nitride film over the entire surface. a fifth step of forming a film and leaving the second silicon nitride film only on the first silicon nitride film and the side wall portion of the first polycrystalline silicon body by anisotropic etching; a sixth step of wet-oxidizing the first polycrystalline silicon layer and the semiconductor substrate using the second silicon nitride film and the first silicon nitride film as an oxidation-resistant mask to form a field oxide film; A method for manufacturing a semiconductor device, comprising:
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28734185A JPS62145833A (en) | 1985-12-20 | 1985-12-20 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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JP28734185A JPS62145833A (en) | 1985-12-20 | 1985-12-20 | Manufacture of semiconductor device |
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JPS62145833A true JPS62145833A (en) | 1987-06-29 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP28734185A Pending JPS62145833A (en) | 1985-12-20 | 1985-12-20 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62145833A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5358893A (en) * | 1993-06-10 | 1994-10-25 | Samsung Electronics Co., Ltd. | Isolation method for semiconductor device |
US5397733A (en) * | 1993-05-21 | 1995-03-14 | Hyundai Electronics Industries Co., Ltd. | Method for the construction of field oxide film in semiconductor device |
US5795814A (en) * | 1995-03-04 | 1998-08-18 | Nec Corporation | Method for manufacturing semiconductor device having groove-type isolation area |
JP2008091497A (en) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | Manufacturing method of semiconductor device |
-
1985
- 1985-12-20 JP JP28734185A patent/JPS62145833A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5397733A (en) * | 1993-05-21 | 1995-03-14 | Hyundai Electronics Industries Co., Ltd. | Method for the construction of field oxide film in semiconductor device |
US5358893A (en) * | 1993-06-10 | 1994-10-25 | Samsung Electronics Co., Ltd. | Isolation method for semiconductor device |
US5795814A (en) * | 1995-03-04 | 1998-08-18 | Nec Corporation | Method for manufacturing semiconductor device having groove-type isolation area |
JP2008091497A (en) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | Manufacturing method of semiconductor device |
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