JPS62125460A - Ｉ／ｏアクセス方式 - Google Patents
Ｉ／ｏアクセス方式Info
- Publication number
- JPS62125460A JPS62125460A JP26487785A JP26487785A JPS62125460A JP S62125460 A JPS62125460 A JP S62125460A JP 26487785 A JP26487785 A JP 26487785A JP 26487785 A JP26487785 A JP 26487785A JP S62125460 A JPS62125460 A JP S62125460A
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- JP
- Japan
- Prior art keywords
- bus master
- access
- signal
- cpu
- access method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 7
- 238000001514 detection method Methods 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はパーソナルコンピュータや端末等の情報処理装
置に係り、特に高速なＣＰＵを用いた際のＩ／Ｏアクセ
ス方式に関する。
置に係り、特に高速なＣＰＵを用いた際のＩ／Ｏアクセ
ス方式に関する。
第４図に従来のＣＰＵとＩ／Ｏデバイスの相互の接続例
を示す。１はＣＰＵ、２はＣＰＵＩのデータバス、３は
Ｉ／Ｏデバイス、４はＩ／Ｏ読出し信号、５はＩ／Ｏ書
込み信号である。Ｉ／Ｏ読出し信号４とＩ／Ｏ書込み信
号５を合わせてＩ／Ｏコマント信号というＣＰＵＩがＩ
／Ｏデバイス３を一アクセスする際は、読出し、書込み
に応じて。
を示す。１はＣＰＵ、２はＣＰＵＩのデータバス、３は
Ｉ／Ｏデバイス、４はＩ／Ｏ読出し信号、５はＩ／Ｏ書
込み信号である。Ｉ／Ｏ読出し信号４とＩ／Ｏ書込み信
号５を合わせてＩ／Ｏコマント信号というＣＰＵＩがＩ
／Ｏデバイス３を一アクセスする際は、読出し、書込み
に応じて。
１／Ｏ読出し信号４．またはＩ／Ｏ書込み信号５を出力
し、データバス２を通してデータの授受を行う。
し、データバス２を通してデータの授受を行う。
しかしなう；らＩ／Ｏデバイス３の応答速度は。
一般的に言ってＣＰＵ １の処理速度より遅（。
伝えば市販のシリアルデータコントローラでは。
第５図に示すようにこれに連続して書込む場合は、アク
セス間隔ｔＲＶを８クロック以上置かなければならない
。（非同期で使用する場合。）一方でＣＰＵＬの処理速
度は年々向上し、 ＣＰＵ１がＩ／Ｏデバイス３をパラ
メータの設定等のために連続アクセスした場合、前Ｉ／
Ｏデバイス３の連続アクセスに必要なアクセス間隔ｔＲ
Ｖを満たさず、Ｉ／Ｏデバイス３が応答しない場合があ
った。ＣＰＵにウェイトをかけただけでは。
セス間隔ｔＲＶを８クロック以上置かなければならない
。（非同期で使用する場合。）一方でＣＰＵＬの処理速
度は年々向上し、 ＣＰＵ１がＩ／Ｏデバイス３をパラ
メータの設定等のために連続アクセスした場合、前Ｉ／
Ｏデバイス３の連続アクセスに必要なアクセス間隔ｔＲ
Ｖを満たさず、Ｉ／Ｏデバイス３が応答しない場合があ
った。ＣＰＵにウェイトをかけただけでは。
アクセスの開始を遅らせることができないのでソフトウ
ェアによって、ＣＰＵ１の実行するＩ／Ｏアクセス命令
と次のＩ／Ｏアクセス命令との間に、Ｎ０Ｐ（ノーオペ
レーション）ｍ令−？、ダミーのＪＭＰ（ジャンプ）命
令を挿入し、■／Ｏ命令間のアクセス間隔ｔＲＶを得て
いた。この方法では、従来の遅いＣＰＵＩのためのソフ
トウェアを変更する必要があり、ソフトウェアの互換性
という面からは問題があった。
ェアによって、ＣＰＵ１の実行するＩ／Ｏアクセス命令
と次のＩ／Ｏアクセス命令との間に、Ｎ０Ｐ（ノーオペ
レーション）ｍ令−？、ダミーのＪＭＰ（ジャンプ）命
令を挿入し、■／Ｏ命令間のアクセス間隔ｔＲＶを得て
いた。この方法では、従来の遅いＣＰＵＩのためのソフ
トウェアを変更する必要があり、ソフトウェアの互換性
という面からは問題があった。
本発明の目的は、ＣＰＵに高速なものを用いテ、Ｉ／Ｏ
デバイスの連続アクセスに必要なアクセス間隔ｔＲＶを
満たさない場合でも、ソフトウェアの変更を必要とせず
に、従来ソフトウェアとの互換性を保った情報処理装置
を提供することにある。
デバイスの連続アクセスに必要なアクセス間隔ｔＲＶを
満たさない場合でも、ソフトウェアの変更を必要とせず
に、従来ソフトウェアとの互換性を保った情報処理装置
を提供することにある。
本発明は上記目的を達成するため、ＣＰＵなとのバスマ
スタがＩ／Ｏデバイスを連続してアクセスした場合に、
Ｉ／Ｏデバイスに必要なアクセス間隔ｔＲＶが得られ
るまでＩ／Ｏ読出し信号、またはＩ／Ｏ書込み信号をゲ
ートすると共に、バスマスタにウェイトをかけて、Ｉ／
Ｏデバイスに対するアクセス開始を実質的に遅らせる構
成とする６〔発明の実施例〕 以下１本発明の実施例を図を用いて説明する。
スタがＩ／Ｏデバイスを連続してアクセスした場合に、
Ｉ／Ｏデバイスに必要なアクセス間隔ｔＲＶが得られ
るまでＩ／Ｏ読出し信号、またはＩ／Ｏ書込み信号をゲ
ートすると共に、バスマスタにウェイトをかけて、Ｉ／
Ｏデバイスに対するアクセス開始を実質的に遅らせる構
成とする６〔発明の実施例〕 以下１本発明の実施例を図を用いて説明する。
第１図において、６はバスマスタであるＣＰＵＩのアク
セス開始を表すアドレスランチ信号、７はＩ／Ｏ読出し
信号４とＩ ／Ｏ ＄込み信号５より■／Ｏアクセスを
検出するＩ／Ｏ検出回路（詳細は第２ 図でｔｌｌ）、
８ はＩ／Ｏ検出信号、９はＩ／Ｏ検出信号８によって
起動されるタイミング信号発生回路（詳細は第２図で説
明）、ｌＯはＣＰＵＩを待たせるウェイト信号、１１は
ゲート信号、１２゜１３はＩ／Ｏ読出し信号４．１／Ｏ
書込み信号５をゲート信号１１でゲートするＡＮＤ回路
、１４．１５はそれぞれゲートされたＩ／Ｏ読出し信号
とＩ／Ｏ書込み信号である。また１６はＣＰＵ１とタイ
ミング信号発生回路９を動作させるクロック（ＣＬＫ）
である。
セス開始を表すアドレスランチ信号、７はＩ／Ｏ読出し
信号４とＩ ／Ｏ ＄込み信号５より■／Ｏアクセスを
検出するＩ／Ｏ検出回路（詳細は第２ 図でｔｌｌ）、
８ はＩ／Ｏ検出信号、９はＩ／Ｏ検出信号８によって
起動されるタイミング信号発生回路（詳細は第２図で説
明）、ｌＯはＣＰＵＩを待たせるウェイト信号、１１は
ゲート信号、１２゜１３はＩ／Ｏ読出し信号４．１／Ｏ
書込み信号５をゲート信号１１でゲートするＡＮＤ回路
、１４．１５はそれぞれゲートされたＩ／Ｏ読出し信号
とＩ／Ｏ書込み信号である。また１６はＣＰＵ１とタイ
ミング信号発生回路９を動作させるクロック（ＣＬＫ）
である。
第２図はＩ／Ｏアクセス検出回路７とタイミング信号発
生回路９の回路例、また第３図はそのタイミングチャー
トである。
生回路９の回路例、また第３図はそのタイミングチャー
トである。
ＯＲ回路１７で負論理のＩ／Ｏ読出し信号４と同じく負
論理のＩ／Ｏ書込み信号５のオアを取りＦ／ＦＡ１８を
プリセットし、Ｉ／Ｏアクセス検出信号８を得る。Ｆ／
ＦＢ１９ではアドレスラッチ信号６でＣＰＵ １の動作
と同期を取る。シフトレジスタ２０によって１クロツク
ずつずれたＱＡ −ＱＨの各信号が得られ、これらを組
合せて、ゲート信号１１と負論理のウェイト信号／Ｏを
得る。
論理のＩ／Ｏ書込み信号５のオアを取りＦ／ＦＡ１８を
プリセットし、Ｉ／Ｏアクセス検出信号８を得る。Ｆ／
ＦＢ１９ではアドレスラッチ信号６でＣＰＵ １の動作
と同期を取る。シフトレジスタ２０によって１クロツク
ずつずれたＱＡ −ＱＨの各信号が得られ、これらを組
合せて、ゲート信号１１と負論理のウェイト信号／Ｏを
得る。
本発明１（よれば、わずかな回路部品の追加によって、
Ｉ／Ｏデバイス３の連続アクセスのアクセス間隔ｔＲＶ
を引延ばすことができ、従来のソフトウェアを何ら変更
することなく使用することができる。
Ｉ／Ｏデバイス３の連続アクセスのアクセス間隔ｔＲＶ
を引延ばすことができ、従来のソフトウェアを何ら変更
することなく使用することができる。
なお、第１図ではＩｌｏのアクセスを検出するのに、Ｉ
／Ｏ読出し信号４とＩ 、／Ｏ書込み信号５を用いたが
、ＣＰＵ１の出力するステータス信号や、アドレス信号
をデコードしてモ良い。
／Ｏ読出し信号４とＩ 、／Ｏ書込み信号５を用いたが
、ＣＰＵ１の出力するステータス信号や、アドレス信号
をデコードしてモ良い。
また、８ビツトのシフトレジスタ２０を用いてタイミン
グ信号を作っているが、Ｉ／Ｏデバイス３に必要なアク
セス間隔ｔＲＶを満たすように、シフトレジスタのビッ
ト数を増減しても良い。ま−た、或いはワンシ５ノドマ
ルチバイブレータのような、一定時間のパルス出力をす
る回路を、′シフトレジスタ２００代わりに用いても良
い。
グ信号を作っているが、Ｉ／Ｏデバイス３に必要なアク
セス間隔ｔＲＶを満たすように、シフトレジスタのビッ
ト数を増減しても良い。ま−た、或いはワンシ５ノドマ
ルチバイブレータのような、一定時間のパルス出力をす
る回路を、′シフトレジスタ２００代わりに用いても良
い。
またバスマスタとしてはＣＰＵ ／Ｏ代わりにＤＭＡ（
ダイレクト・メモリ・アクセス）コントローラを用いた
場合のシステムでも良い。
ダイレクト・メモリ・アクセス）コントローラを用いた
場合のシステムでも良い。
以上述べたように不発明によれば、ＣＰＵに高速なもの
を使用しても、従来のソフトウェアとの互換性を保った
まま、応答の遅いＩ／Ｏデバイスヲ連続アクセスするこ
とができる。
を使用しても、従来のソフトウェアとの互換性を保った
まま、応答の遅いＩ／Ｏデバイスヲ連続アクセスするこ
とができる。
第１図は本発明の実施例を示す回路図、第２図は第１図
の実施例におけるＩ／Ｏアクセス検出回路とタイミング
信号発生回路の具体的回路例を示す図、第３図は第２図
の回路列の要部波形のタイミングチャート図、第４図は
従来例の一溝成例を示した図、第５図は第４図の回路の
タイミングチャート図である。 ｌ・・・ＣＰ Ｕ 、 ２・−・データバ
ス７３・・Ｉ／Ｏデバイス、 ４・・・Ｉ／Ｏ読出し
信号。 ５・・・Ｉ 、／Ｏ書込み信号。 ７・・Ｉ／Ｏアクセス検出回路。 ９・・・タイミング信号発仝回路。 ／Ｏ・・・ウェイト信号、 １１・・・ゲート信号
。 １２ 、１３・・・ＡＮＤ回路。 １４・・・ゲートされたＩ／Ｏ読出し信号。 １５・・・ゲートされたＩ／Ｏ畜込み信号。 １６・・・クロック。 ｌ−１、 （パ
の実施例におけるＩ／Ｏアクセス検出回路とタイミング
信号発生回路の具体的回路例を示す図、第３図は第２図
の回路列の要部波形のタイミングチャート図、第４図は
従来例の一溝成例を示した図、第５図は第４図の回路の
タイミングチャート図である。 ｌ・・・ＣＰ Ｕ 、 ２・−・データバ
ス７３・・Ｉ／Ｏデバイス、 ４・・・Ｉ／Ｏ読出し
信号。 ５・・・Ｉ 、／Ｏ書込み信号。 ７・・Ｉ／Ｏアクセス検出回路。 ９・・・タイミング信号発仝回路。 ／Ｏ・・・ウェイト信号、 １１・・・ゲート信号
。 １２ 、１３・・・ＡＮＤ回路。 １４・・・ゲートされたＩ／Ｏ読出し信号。 １５・・・ゲートされたＩ／Ｏ畜込み信号。 １６・・・クロック。 ｌ−１、 （パ
Claims (1)
- 【特許請求の範囲】 １、少なくとも１つのバスマスタと、Ｉ／Ｏデバイスと
、該バスマスタと該Ｉ／Ｏデバイス間を接続するデータ
バスと、Ｉ／Ｏ読み出し信号線と、Ｉ／Ｏ書込み信号線
とを有する情報処理装置において、前記バスマスタが、
前記Ｉ／Ｏデバイスをアクセスした際に、前記バスマス
タにウェイトをかけると共に、前記バスマスタによつて
出力され、前記Ｉ／Ｏデバイスに入力されるＩ／Ｏコマ
ンド信号をある時間だけゲートし、前記Ｉ／Ｏデバイス
に対する前記バスマスタのアクセス開始を遅らせる手段
を付加したことを特徴とするＩ／Ｏアクセス方式。 ２、前記バスマスタがＣＰＵであることを特徴とする特
許請求の範囲第１項記載のＩ／Ｏアクセス方式。 ３、前記バスマスタがＤＭＡコントローラであることを
特徴とする特許請求の範囲第１項記載のＩ／Ｏアクセス
方式。 ４、前記手段が、前記バスマスタに接続されたＩ／Ｏア
クセス検出回路と該検出回路に接続されたタイミング信
号発生回路と、前記Ｉ／Ｏ読み出し信号線と前記書込み
信号線とにそれぞれ挿入され、該タイミング信号発生回
路の出力信号によって制御されるゲート回路とからなる
ことを特徴とする特許請求の範囲第１項記載のＩ／Ｏア
クセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26487785A JPS62125460A (ja) | 1985-11-27 | 1985-11-27 | Ｉ／ｏアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26487785A JPS62125460A (ja) | 1985-11-27 | 1985-11-27 | Ｉ／ｏアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125460A true JPS62125460A (ja) | 1987-06-06 |
Family
ID=17409464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26487785A Pending JPS62125460A (ja) | 1985-11-27 | 1985-11-27 | Ｉ／ｏアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125460A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285454A (ja) * | 1989-03-27 | 1990-11-22 | Motorola Inc | プロセッサ用インタフェースコントローラ |
| JPH03290751A (ja) * | 1989-09-18 | 1991-12-20 | Bull Micral Of America Inc | マイクロコンピュータ周辺機器制御器 |
-
1985
- 1985-11-27 JP JP26487785A patent/JPS62125460A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285454A (ja) * | 1989-03-27 | 1990-11-22 | Motorola Inc | プロセッサ用インタフェースコントローラ |
| JPH03290751A (ja) * | 1989-09-18 | 1991-12-20 | Bull Micral Of America Inc | マイクロコンピュータ周辺機器制御器 |
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