JPS62120040A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特に溝分離技術
を用いてバイポーラ型半導体装置等を製造する方法の改
良に係る。

〔発明の技術的背景〕

近年、半導体装置の素子分離技術として、基板に溝を形
成し、この溝内に素子分離材料を埋設する溝分離技術が
用いられている。この溝分離技術は、ｐｎ接合分離技術
と比較して奇生容量を小さくすることができ、しかも選
択酸化法よりも素子分離領域の面積を縮小して集積度を
向上することができるという利点がある。

従来の溝分離技術を例えばバイポーラ型半導体装置の製
造に適用した場合について、第２図（ａ）〜（ｆ）を参
照して説明する。

まず、例えばｐ型シリコン基板１上にｎ型エピタキシャ
ル層２を形成した後、エピタキシャル層２の表面に熱酸
化ｌｌｌ３を形成する。次に、全面にシリコン窒化１１
４及びｃｖｏｍ化膜５を順次堆積する。つづいて、ＣＶ
Ｄ酸化！！Ｊ５上に溝分離領域を形成すべき部分が開孔
したホトレジストパターン６を形成する（第２図（ａ）
図示）。次いで、ホトレジス１−パターン６を耐エツチ
ングマスクとして異方性エツチングによりＣＶＤＩＩＩ
化８！５、シリコン窒化膜４、熱酸化１１３を順次エツ
チングし、更にエピタキシャル層２、基板１の一部をエ
ツチングしてエピタキシャル層２の接合深さよりも深い
溝７を型底する。この異方性エツチング工程時に、ホト
レジストパターン６は除去される（同図（ｂ）図示）。

次いで、熱酸化を行ない、溝７の内面に熱酸化膜８を形
成する。つづいて、ボロンをイオン注入することにより
満７底部の基板１にｐ−型チャネルストッパー領域９を
形成する（同図（Ｃ）図示）。次いで、溝７内部を完全
に埋めるように、溝７の幅の１／２以上の膜厚で全面に
多結晶シリコン膜１０を堆積する（同図（ｄ）図示）。

次いで、異方性エツチングにより多結晶シリコン＃＃１
０をそのＩＩ！厚以上エツチングして、溝７内部にのみ
多結晶シリコンｉ！ｉｏ−を埋設する。

つづいて、残存しているＣＶＤ！ｉ！化膜５を除去する
（同図（ｅ）図示）。次いで、残存しているシリコン窒
化ｍ４を耐酸化性マスクとして熱酸化を行ない、多結晶
シリコン！１１０−表面に厚い熱酸化膜１１を形成する
（同図（ｆ）図示）。

以下、残存しているシリコン窒化膜４及び熱酸化膜３を
除去した後、通常のバイポーラプロセスに従い、エピタ
キシャル！Ｉ２内に図示しないｐ型ベース領域、ｎ＋型
エミッタ領域等を形成し、バイポーラ型半導体装置を製
造する。

〔背景技術の問題点〕

しかし、上述した従来の方法では、第２図（Ｃ）の工程
でチャネルストッパー！［９を形成するために不純物（
ボロン）をイオン注入する際、溝７底面の熱酸化１８だ
けでなく、溝７側面の熱酸化膜８を通して不純物がエピ
タキシャル層２、基板１にも導入され、ｐ−型拡散層９
′が形成される。

そして、例えば第３図に示すように素子分離ｗＡｌを挟
んで基板１と同導電型のｐ型拡散層１２．１３が形成さ
れていた場合、両者が溝７周囲のエピタキシャル層２及
び基板１に形成されるｐ−型拡散層９−及びチャネルス
トッパー領域９を介して電気的に短絡してしまうという
欠点がある。

また、基板１とエピタキシャル層２との間に、エピタキ
シャル１１２と同導電型の十分高濃度の拡散層く例えば
ｎ１型埋込領域）が形成されている場合には、上記のよ
うに溝７側面のエピタキシャル層２及び基板１に不純物
が導入されても、２つのｐ型拡散層１２．１３の短絡を
防止することができるが、ｐ型拡散層１２．１３とエピ
タキシャル層２との奇生客間が大きくなってしまうとい
う問題が生じる。

上記のような問題は上述したようなバイポーラ型半導体
装置の場合だけでな（、相補型（０ＭＯ８）半導体装置
の場合でも同様に生じるものである。

〔発明の目的〕

本発明は上記欠点を解消するためになされたものであり
、第１導電型の半導体基板上に形成された第２導電型の
半導体層を溝分離技術により素子分離を行なう場合、素
子間の短絡や寄生容量の増大を４（１＜ことなくチャネ
ルストッパー領域を形成することができる半導体装置の
製造方法を提供しようとするものである。

〔発明の概要〕

本発明の半導体装置の製造方法は、第１導電型の半導体
基板上に第２導電型の半導体層を形成する工程と、異方
性エツチングにより該半導体層及び半導体基板の一部を
選択的にエツチングして、ほぼ垂直な側面を有し、半導
体層の接合深さより深い溝を形成する工程と、該溝の内
面に沿うように被膜を堆積する工程と、異方性エツチン
グにより該被膜をエツチングして、溝底部の被膜を薄く
するか又は溝底部の被膜を除去して基板を露出させる工
程と、前記溝底部の基板にのみ第１導電型の不純物を導
入する工程と、前記溝内部に素子分離材料を埋設する工
程とを具備したことを特徴とするものである。

本発明方法では、溝の内面に沿うように被膜を堆積した
後、異方性エツチングにより被膜をエツチングして、溝
底部の被膜を薄くするか又は溝底部の被膜を除去して基
板をｎ出させ、溝側面には被膜を残存させた状態で、溝
底部の基板に第１導電型の不純物を導入してチャネルス
トッパー領域を形成している。このため、溝側面の第２
導電型の半導体層及び第１導電型の半導体基板に第１導
電型の不純物が導入されることはなく、溝底面の基板に
のみ第１導電型の不純物が導入される。したがって、素
子分離領域を挟んで第２導電型の半導体層内に第１導電
型の拡散層が形成されていても、素子間の短絡や寄生容
量の増大をＩＲ＜ことがない。

〔発明の実施例〕

以下、本発明方法をバイポーラ型半導体装置の製造に適
用した実施例を第１図（ａ）〜ｌ）を参照して説明する
。

まず、例えばｐ型シリコン基板２１上にｎ型エピタキシ
ャル層２２を形成した後、エピタキシャル層２２の表面
に熱酸化！２３を形成する。次に、全面にシリコン窒化
膜２４及びＣＶＤ酸化膜２５を順次堆積する。つづいて
、ＣＶＤ酸化！１ｇ２５上に溝分離領域を形成すべき部
分が開孔したホトレノストパターン２６を形成する（第
１図（ａ）図示）。次いで、ホトレジストパターン２６
を耐エツチングマスクとして異方性エツチングによりＣ
ＶＤ酸化１１！２５、シリコン窒化膜２４、熱酸化膜２
３を順次エツチングし、更にエピタキシャル層２２、基
板２１の一部をエツチングしてエピタキシャル層２２の
接合深さよりも深い満２７を形成する。この異方性エツ
チング工程時に、ホトレジストパターン２６は除去され
る（同図（ｂ）図示）。次いで、熱酸化を行ない、溝２
７の内面に膜厚約１０００人の熱酸化膜２８を形成する
。つづいて、溝２７の内面に沿うように、溝２７の幅の
１／２以下の膜厚、例えば約２０００人のシリコン窒化
膜２９を全面に堆積する（同図（Ｃ）図示）。次いで、
反応性イオンエツチング法（ＲＩＥ法）によりシリコン
窒化Ｂ！２９をその膜厚以上エツチングし、更に満２７
底面で露出する熱酸化［１２８を除去して基板２１を露
出させる。

この結果、溝２７側面には熱酸化１ｔ！ｌ　２８を介し
てシリコン窒化膜２９−が残存する（同図（ｄ）図示）
。次いで、ボロンを例えば加速エネルギー３５　ｋｅＶ
でイオン注入することにより溝２７底部の基板２１にｐ
−型チャネルストッパー領域３０を形成する。この際、
上記のような加速エネルギー条件では、溝２７側面の膜
厚２０００人のシリコン窒化１！１１２９−及び膜厚１
０００人の熱酸化膜２８によりボロンイオンの注入°を
十分にブロックすることができるので、溝２７側面のエ
ピタキシャル層２２及び基板２１にはボロンは導入され
ない（同図（ｅ）図示）。次いで、残存しているｃｖｏ
ａ化１２５を除去した後、熱酸化を行ない、チャネルス
トッパー領域３０表面に熱酸化膜３１を形成する。つづ
いて、溝２７内部を完全に埋めるように、溝２７の幅の
１／２以上の膜厚で全面に多結晶シリコン１Ｉ３２を堆
積する（同図（ｆ）図示）。次いで、異方性エツチング
により多結晶シリコン躾３２をその膜厚以上エツチング
して、満２７内部にのみ多結晶シリコン膜３２′を埋設
する（同図（Ｑ）図示）。次いで、残存しているシリコ
ン窒化膜２４を耐酸化性マスクとして熱酸化を行ない、
多結晶シリコン膜３２−表面に厚い熱酸化膜３３を形成
する（同図（ｈ）図示）。

以下、残存しているシリコン窒化！１２４及び熱酸化膜
２３を除去した後、通常のバイポーラプロセスに従い、
エピタキシャル８２２内に図示しないｐ型ベース領域、
ｎ＋型エミッタｇＡ域等を形成し、バイポーラ型半導体
装置を製造する。

上記実施例の方法では、第１図（ａ）の工程でｐ型シリ
コン基板２１上にｎ型エピタキシャル層２２を形成した
後、同図（ｂ）の工程で溝２７を形成し、同図（Ｃ）及
び（ｄ）の工程で溝２７底面の基板２１を露出させ、溝
２７側面には熱酸化１１２８を介してシリコン窒化！ｌ
１１２９−を残存させた状態とし、同図（ｅ）の工程で
ボロンをイオン注入することによりチャネルストッパー
領ＩＡｔ　３０を形成している。このため、溝２７側面
のシリコン窒化Ｍ２９−及び熱酸化膜２８によりボロン
イオンの注入を十分にブロックすることができるので、
溝２７側面のエピタキシャル層２２及び基板２１にはボ
ロンは導入されない。したがって、素子分離領域を挟ん
でエピタキシャル層２２内にｐ型拡散層（例えばベース
Ａ域）が形成されていても、素子間の短絡や奇生容量の
増大をｆ＆　＜ことがない。

なお、上記実施例では第１図（ｄ）の工程で満２７側面
に残存させる被膜としてシリコン窒化膜を用いたが、こ
れに限らすＣＶＤ酸化膜や多結晶シリコン膜を用いても
よい。また、第１図（ｄ）の工程で溝２７底面の基板２
１を露出させたが、満２７銅面に残存している被膜より
も溝２７底面の被膜が薄ければ、イオン注入により選択
的に溝２７底面の基板２１にのみ不純物をドープするこ
とができる。また、上記実施例のように満２７底面の基
板２１を露出させた場合にはイオン注入法以外にも例え
ば全面にＢＳＧＩ！Ｉ＠堆積した後、熱拡散によりボロ
ンを拡散させてチャネルストッパー領域３０を形成して
もよい。

また、上記実施例では溝２７内に埋設する素子分離材料
として多結晶シリコン躾を用いたが、ＣＶＤ酸化膜、シ
リコン窒化膜等の絶縁膜を用いてもよい。

更に、以上の説明では本発明方法をバイポーラ型半導体
装置の製造に適用した場合について述べたが、本発明方
法は相補型（０ＭＯ８）半導体装置等地の半導体装置の
素子分離法としても同様に適用できることは勿論である
。

〔発明の効果〕

以上詳述した如く本発明方法によれば、第１導電型の半
導体基板上に形成された第２導電型の半導体層を溝分離
技術により素子分離を行なう場合、素子間の短絡や寄生
容量の増大を招くことなくチャネルストッパー領域を形
成することができ、寄生容量の低下、集積度の向上等の
効果が得られるものである。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は本発明の実施例における溝分離
技術を用いたバイポーラ型半導体装置の製造方法を示す
断面図、第２図（ａ）〜（ｆ）は従来の溝分離技術を用
いたバイポーラ型半導体装置の製造方法を示す断面図、
第３図は従来の方法の欠点を示す断面図である。 ２１・・・ｐ型シリコン基板、２２・・・ｎ型エピタキ
シャル層、２３．２８．３１・・・熱酸化膜、２４．２
９．２９−・・・シリコン窒化膜、２５・・・ＣＶＤ１
ｉＩ化膜、２６・・・ホトレジストパターン、２７・・
・溝、３０・・・ｐ−型チャネルストッパー領域、３２
．３２−・・・多結晶シリコン膜、３３・・・厚い熱酸
化膜。 出願人代理人　弁理士　鈴江武彦 第１図

Claims (1)

【特許請求の範囲】
1. 第１導電型の半導体基板上に第２導電型の半導体層を形
   成する工程と、異方性エッチングにより該半導体層及び
   半導体基板の一部を選択的にエッチングして、ほぼ垂直
   な側面を有し、半導体層の接合深さより深い溝を形成す
   る工程と、該溝の内面に沿うように被膜を堆積する工程
   と、異方性エッチングにより該被膜をエッチングして、
   溝底部の被膜を薄くするか又は溝底部の被膜を除去して
   基板を露出させる工程と、前記溝底部の基板にのみ第１
   導電型の不純物を導入する工程と、前記溝内部に素子分
   離材料を埋設する工程とを具備したことを特徴とする半
   導体装置の製造方法。