JPS62118439A - Patching mechanism - Google Patents
Patching mechanismInfo
- Publication number
- JPS62118439A JPS62118439A JP60257559A JP25755985A JPS62118439A JP S62118439 A JPS62118439 A JP S62118439A JP 60257559 A JP60257559 A JP 60257559A JP 25755985 A JP25755985 A JP 25755985A JP S62118439 A JPS62118439 A JP S62118439A
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- JP
- Japan
- Prior art keywords
- ram
- program
- mapping
- terminal
- area
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、パーンナルコンビーータ、ワードプロセッサ
等マイクロコンビーータを利用した装置のＲＯＭ部のン
フトウェアのバグに対処するためのｉ９ツチ機構に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention provides an i9 technology mechanism for dealing with software bugs in the ROM section of devices that utilize microconbeaters such as perennial converters and word processors. It is related to.
（従来の技術）
従来、この種のマイクロコンビーータ利用機器は、ＲＯ
Ｍ部を備えており、ゾログラムを記入することにより動
作している。ところが、プログラムのバグが、製品化し
たのちに発見されると、プログラムを修正したのち、Ｒ
ＯＭ部を交換することにより対処していた。(Prior art) Conventionally, this type of microconbeater-using equipment was
It is equipped with an M section and operates by filling in a zologram. However, if a bug in the program is discovered after it has been commercialized, the program must be corrected and R
The solution was to replace the OM part.
（発明が解決しようとする問題点）
上記構成によれば、 ＲＯＭ部を交換することは製品が
、市場に流されたのちでは、多額の交換費用を要する欠
点があった。(Problems to be Solved by the Invention) According to the above configuration, there is a drawback that replacing the ROM section requires a large amount of replacement cost after the product is released on the market.
本発明の目的は、従来の欠点を解消し、ＲＯＭ部を交換
することなく、簡便にプログラムの・ぐ、チに対処する
ことができる優れたパッチ機構を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide an excellent patch mechanism that overcomes the drawbacks of the prior art and can easily handle program changes without replacing the ROM section.
（問題を解決するための手段）
本発明のノｆツテ機構は、パッチすべきエリアを指定す
るマツピング用ＲＡＭと、修正後のプログラムを書き込
むパッチ用ＲＡＭと、それらを書き込む手段を設けるこ
とにより、ＲＯＭの任意のエリアを不揮発性ＲＡＭで代
替できるようにしたものである。(Means for Solving the Problem) The notebook mechanism of the present invention provides a mapping RAM for specifying an area to be patched, a patch RAM for writing a modified program, and a means for writing them. This allows any area of the ROM to be replaced with non-volatile RAM.
（作用）
本発明によれば、製品が市場に流布されたのちに、ＲＯ
Ｍ化されたプログラムに、バグが発見された場合、外部
記憶媒体（たとえば、フロッピーディスケット、カセッ
トテーゾ等）にパッチすべきエリアと修正したのちのプ
ログラムを記録して、製品に入力したり、専用の入力端
子から、・マツチすべきエリアと修正後のプログラムを
製品に入力することにより、マツピング用ＲＡＭ Ｋ
ハツチすべきエリアを書き込み、パッチ用ＲＡＭに修正
したのちのプログラムを書き込むことにより、プログラ
ム用ＲＯＭのバグのある部分を・ぐツチ用ＲＡＭで代替
したことになり、簡便にプログラムの・やノチを行なう
ことができる。(Function) According to the present invention, after the product is distributed on the market, the RO
If a bug is found in an M program, record the area to be patched and the corrected program on an external storage medium (e.g. floppy diskette, cassette tape, etc.), and input it into the product or use a dedicated By inputting the area to be matched and the modified program into the product from the input terminal, the mapping RAM K
By writing the area to be patched and writing the corrected program to the patch RAM, you can replace the buggy part of the program ROM with the patch RAM, making it easy to update the program. can be done.
（実施例）
本発明の一実施例を第１図ないし第４図に基づいて説明
する。第１図は本発明の／９ツチ機構の構成を示すブロ
ック図である。同図において、１はアドレスバスであり
、アドレス空間がＩ ＭＢあるので２０本となる。アド
レスバス１は、プログラムエリア用ＦｔＯＭ ２のアド
レス端子と接続されている。(Example) An example of the present invention will be described based on FIGS. 1 to 4. FIG. 1 is a block diagram showing the configuration of the /9 mechanism of the present invention. In the figure, 1 is an address bus, and since the address space is IMB, there are 20 buses. The address bus 1 is connected to the address terminal of the FtOM 2 for the program area.
またデータバス３はデータ幅が８ ｂｉｔなので８本と
なり、プログラムエリア用ＲＯＭ ２のデータ端子と接
続されている。アドレスバス１の一部Ａ９ないしＡ１９
は１グループとして、２→１マルチプレクサ４の入力に
接続される。捷たＡ。ないしＡｌｏは別の１グループと
して、２→１マルチプレクサ４の別の入力に接続される
。２→１マルチゾレクサ４の出力の信号線ＭＡｏな−シ
ＭＡ１ｏ５はマツピング用ＲＡＭ ６ （不揮発性、２
ＫＸ５ｂｉｔ ）のアドレス端子に接続される。マツピ
ング用ＲＡＭ ６のデータ出力の信号線ＳＤｏないし５
Ｄ４７は、３方向パス・スイッチ８のＸ端子に接続され
る。３方向パス・スイッチ８のＹ端子の信号線ＭＤｏな
いしＭＤ４９はデータバス３のり。ないしＤ４と接続さ
租る。また３方向パス・スイッチ８のＺ端子の信号線の
うち４本ＳＡ、ないし５Ａ４１０はノやソチ用ＲＡＭ
１１ （不揮発性、８ ＫＢの容筒）のアドレス端子の
上位側に接続される。捷だ、３方向パス・スイッチ８の
Ｚ端子の信号線のうち１本ＳＡｏはＮＯＴ回路１２の入
力に接続される。Ｎ０Ｔｌ路１２の出力はパッチ用ＲＡ
Ｍ１１のチップセレクト端子に接続される。アドレスバ
ス１の一部Ａ。ないしＡ、。はノクツチ用ＲＡＭ １１
の下部アドレス端子に接続される。パッチ用ＲＡＭ】】
のデータ端子は、データバス３にり。ないしｎ７として
接続される。マツプライドＦ−Ｆ １３の出力はケ゛−
）Ａｌ１の入力に接続される。ケ゛−トＡ１４の他方の
入力はライト信号１５に接続される。Further, since the data width of the data bus 3 is 8 bits, there are eight buses, and the data bus 3 is connected to the data terminal of the program area ROM 2. Part of address bus 1 A9 to A19
are connected as one group to the input of the 2→1 multiplexer 4. A cut out. to Alo are connected as another group to another input of the 2→1 multiplexer 4. The signal line MAo and MA1o5 of the output of the 2→1 multi-solexer 4 is the mapping RAM 6 (non-volatile, 2
KX5bit) is connected to the address terminal. Mapping RAM 6 data output signal line SDo to 5
D47 is connected to the X terminal of three-way pass switch 8. The signal lines MDo to MD49 of the Y terminal of the three-way pass switch 8 are connected to the data bus 3. Or connect with D4. Also, of the signal lines of the Z terminal of the 3-way pass switch 8, 4 SA or 5A410 are RAM for Noya Sochi.
11 (non-volatile, 8 KB container) is connected to the upper side of the address terminal. However, one of the signal lines SAo of the Z terminal of the three-way pass switch 8 is connected to the input of the NOT circuit 12. The output of N0Tl path 12 is the patch RA
Connected to the chip select terminal of M11. Part A of address bus 1. Or A. RAM for Nokutsuchi 11
Connected to the lower address terminal of RAM for patches】】
The data terminal is connected to data bus 3. to n7. The output of Pine Pride F-F 13 is
) is connected to the input of Al1. The other input of gate A14 is connected to write signal 15.
ダートＡＩ４の出力信号線ＭＷＥ１６は２→１マルチプ
レクサ４のセレクト端子とマツピング用ＲＡＭ６のライ
ト端子および、３方向パス・スイッチ８のセレクト端子
に接続される。／？ツチライトＦ−Ｆ１７の出力はグー
）Ｂｌ ８の入力に接続される。The output signal line MWE16 of the dart AI4 is connected to the select terminal of the 2→1 multiplexer 4, the write terminal of the mapping RAM 6, and the select terminal of the three-way path switch 8. /? The output of the light F-F17 is connected to the input of the BL8.
グー）Ｂｌ ８の他の入力はライト信号１５に接続され
る。グー）Ｂｌ ８の出力信号線ＰＭＥ １９はｉ４ソ
チ用ＲＡＭ １１のライト端子に接続される。The other input of Bl 8 is connected to the light signal 15. The output signal line PME 19 of Bl 8 is connected to the write terminal of the i4 Sochi RAM 11.
ＲＯＭの代替としての読み出しの場合には、マツピング
用ＲＡＭ ６のデータ構成は第２図に示すように々っで
オリ、マツピング用ＲＡＭ ６のアドレスＭＡの０番地
は、アドレスバス３では０ないシ５１１５１１番地する
。また１番地は５１２ないし１０２３０２３番地４７０
４７番地０４８，０６４ないし１，０４８，５７５番地
に相当し、ＩＭＢのアドレス空間全体を５１２Ｂ毎に分
割することになる。またｓＡｏが１の場合だケ、ハツチ
用ＲＡＭ Ｉ Ｉのデータが有効となるので、ＳＡｏが
１のときのＳＡ、ないしＳＡ４だけが選択され、ｉ４ッ
チ用ＲＡＭ １１の−Ｌ位アドレスを構成する。第３図
はｉ９ッテ用ＲＡＭ １１のデータ構成を示し、ＳＡ、
ないしＳＡ４で示された上位アドレスの部分が該当する
・ぞ、チェリアとなり、５１２Ｂ分の修正されたプログ
ラムが入る。パッチ用ＲＡＭは８ ＫＢであるから、本
実施例では、５１２Ｂ単位に１６個のパッチエリアが使
用可能である。In the case of reading as an alternative to ROM, the data structure of the mapping RAM 6 is exactly as shown in FIG. Address: 511511. Also, address 1 is 512 or 1023023 470
47 addresses 048,064 to 1,048,575, and the entire IMB address space is divided into 512B units. Also, when sAo is 1, the data in RAM for hatch is valid, so only SA or SA4 when SAo is 1 is selected, and constitutes the -L address of RAM 11 for i4. do. Figure 3 shows the data structure of RAM 11 for i9tte, SA,
The upper address part indicated by SA4 corresponds to the Cheria, and 512B of modified programs are stored therein. Since the patch RAM is 8 KB, in this embodiment, 16 patch areas can be used in units of 512B.
次に・母ツチデータを書込む場合について説明する。書
き込み時のマツピング用ＲＡＭのためにメモリ空間を配
置しておく。第４図はメモリマツプである。またプログ
ラムエリア用ＲＯＭ中にあらかじめマツピング用ＲＡＭ
書き込みプログラムおよびパッチ用ＲＡＭ書込みプログ
ラムを用意しておく。・ヤツテデータを書き込む際に、
第１にマツピング用ＲＡＭ 書＠込みゾログラムによっ
て、マツプライドＦ−Ｆ １３をＯＮ Ｌ、マツピング
用ＲＡＭを書き込み可とするとともに、２→１マルチプ
レクサ４の入力側をＡ。ないしＡ、。の側にし、３方向
パス・スイッチ８のＹ端子信号ＭＤ。ないしＭＤ４を入
力側にする。Next, the case of writing the base data will be explained. A memory space is allocated for mapping RAM during writing. FIG. 4 is a memory map. In addition, there is a RAM for mapping in advance in the ROM for the program area.
Prepare a writing program and a patch RAM writing program.・When writing Yatsute data,
First, write to the mapping RAM by using the write zologram to turn the mappride F-F 13 ON L, enable writing to the mapping RAM, and set the input side of the 2→1 multiplexer 4 to A. Or A. side, and the Y terminal signal MD of the three-way pass switch 8. Or make MD4 the input side.
第２にマツピング用ＲＡＭ書込みプログラムにより、パ
ッチエリアのデータをマツピング用ＲＡＭ ６に書き込
む。第３にマツピング用ＲＡＭ書込みプログラムにより
、マツプライトＦ−Ｆ １３をＯＦＦとする。Second, data of the patch area is written into the mapping RAM 6 by the mapping RAM writing program. Third, the mapping RAM write program turns off the map light F-F 13.
このとき、マツピング用ＲＡＭ ６は書き込み不可とな
り、２→１マルチゾレクサ４の入力側はＡ９ないしＡ１
．となり、３方向バス・スイッチ８のＺ端子ＳＡ な
いし５Ａ４２０は出力側になる。At this time, the mapping RAM 6 becomes unwritable, and the input side of the 2→1 multi-solexer 4 is A9 or A1.
．． Therefore, the Z terminal SA to 5A420 of the three-way bus switch 8 becomes the output side.
第４に／４’ッチ用ＲＡＭ書込みプログラムによって、
ノぐッチライトＦ−Ｆ １７をＯＮとする。これにより
ノやッチ用ＲＡＭが書き込み可となる。Fourthly, by the /4' touch RAM writing program,
Turn on Noguchi light F-F 17. As a result, the memory RAM becomes writable.
第５に・セッチ用ＲＡＭ書き込みプログラムにより、パ
ッチ用ＲＡＭに修正したプログラムを書き込む。Fifth, write the modified program into the patch RAM using the patch RAM write program.
第６にノＲッチ用ＲＡＭ書き込みプログラムにより、ノ
やッチライトＦ−Ｆ １７をＯＦＦ’する。こ扛により
、ノ９ツチ用ＲＡＭは再び書き込み不宵になる。このよ
うにして各ＲＡＭ Ｋパッチ情報が書き込まれる。Sixth, the no-R switch RAM write program turns off the no-R switch light FF 17. As a result of this, the RAM for No.9 becomes write-indestructible again. In this way, each RAM K patch information is written.
このように、上記実施例によれば、２ＫＸ５ｂｉｔの不
揮発性ＲＡＭと、８ＫＢの不揮発性ＲＡＭおよび、書き
込みのときに使用する若干の回路によって、Ｉ ＭＢの
エリア中の任意の８ ＫＢを５１２Ｂ単位で１６箇所パ
ツチを可能とすることができる。In this way, according to the above embodiment, any 8 KB in the IMB area can be written in units of 512 B using the 2K x 5 bit non-volatile RAM, the 8 KB non-volatile RAM, and some circuits used during writing. It is possible to patch at 16 locations.
（発明の効果）
本発明によれば、市場に流布された製品のプログラムに
バグを発見しても市場においてＲＯＭを交換することな
く、ノぐッテすることを可能ならしめ、かつ原価を安く
実現できる利点がある。またあらかじめ変更が予想でき
るようなプログラムやデータに対しても、変更を容易に
する等の効果がある。(Effects of the Invention) According to the present invention, even if a bug is discovered in the program of a product distributed in the market, it is possible to fix it in the market without replacing the ROM, and the cost can be reduced. There are benefits that can be achieved. It also has the effect of making changes easier for programs and data whose changes can be predicted in advance.
第１図は本発明の一実施例における・ぐッチ機構のブロ
ック図、第２図はマツピング用ＲＡＭのデータ構成図、
第３図は・ぐッチ用ＲＡＭのデータ構成図、第４図はメ
モリマツノである。
１・・・アドレスバス、２・・・ゾロダラムエリア用Ｒ
ＯＭ、３・・・データバス、４・・・２→１マルチプレ
クサ、５・・・出力の信号線ＭＡｏ−ＭＡｌｏ、 ６・
・・マツピング用ＲＡＭ、７・・・出力の信号線ＳＤｏ
〜ＳＤ４．８・・・３方向バス・スイッチ、９・・・信
号線即。〜ＭＴ）４．１０・・・信号線ＳＡ１〜ＳＡ４
．１１・・・ノぐッチ用ＲＡＭ 。
１２・・・ＮＯＴ回路、１３・・・マツプライトＦ−Ｆ
、１４・・・グー）Ａ、１５・・・ライト信号、１６・
・・出力信号線ＭＷＥ 、Ｉ ７−・・ノやツテライト
Ｆ、Ｆ’、１８・・・ゲートＢ、１９・・・信号線ＰＭ
Ｉｉ、２０−Ｚ端子ＳＡｏ〜ＳＡ４゜５．７．１６−．
１１１６嶋号巖
９．１０．１９ ・イうシ＊＊
１２−ＮＯＴ釦輝
第２図
・」７「」コ肩■■
第４図FIG. 1 is a block diagram of the Gucci mechanism in one embodiment of the present invention, FIG. 2 is a data configuration diagram of the mapping RAM,
Fig. 3 is a data configuration diagram of the RAM for Gucci, and Fig. 4 is the memory Matsuno. 1...Address bus, 2...R for Zorodharam area
OM, 3...Data bus, 4...2→1 multiplexer, 5...Output signal line MAo-MAlo, 6.
... RAM for mapping, 7... Output signal line SDo
~SD4.8...3-way bus switch, 9...Signal line immediate. ~MT) 4.10...Signal lines SA1 to SA4
．． 11...RAM for Noguchi. 12...NOT circuit, 13...Matuplite F-F
, 14... goo) A, 15... light signal, 16.
・・Output signal line MWE, I 7−・・Tstellite F, F′, 18・・Gate B, 19・・Signal line PM
Ii, 20-Z terminal SAo~SA4°5.7.16-.
1116 Shimago Iwao 9.10.19 ・Iushi** 12-NOT button light Fig. 2・”7 “” Shoulder ■■ Fig. 4
Claims (1)
修正後のプログラムを書き込むパッチ用ＲＡＭと、それ
らを書込む手段を設けることにより、ＲＯＭの任意のエ
リアを不揮発性ＲＡＭで代替できるようにしたことを特
徴とするパッチ機構。A mapping RAM for specifying areas to be patched;
A patch mechanism characterized in that by providing a patch RAM into which modified programs are written and a means for writing them, any area of the ROM can be replaced with a non-volatile RAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257559A JPS62118439A (en) | 1985-11-19 | 1985-11-19 | Patching mechanism |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257559A JPS62118439A (en) | 1985-11-19 | 1985-11-19 | Patching mechanism |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118439A true JPS62118439A (en) | 1987-05-29 |
Family
ID=17307962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257559A Pending JPS62118439A (en) | 1985-11-19 | 1985-11-19 | Patching mechanism |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118439A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273299A (en) * | 1988-04-25 | 1989-11-01 | Nec Corp | Semiconductor storage circuit device |
| JP2004318886A (en) * | 2003-04-14 | 2004-11-11 | Arm Ltd | Data access request remapping system |
-
1985
- 1985-11-19 JP JP60257559A patent/JPS62118439A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273299A (en) * | 1988-04-25 | 1989-11-01 | Nec Corp | Semiconductor storage circuit device |
| JP2004318886A (en) * | 2003-04-14 | 2004-11-11 | Arm Ltd | Data access request remapping system |
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