JPS62114044A

JPS62114044A - アドレス発生装置

Info

Publication number: JPS62114044A
Application number: JP25452885A
Authority: JP
Inventors: Ryohei Kato; 良平加藤; Atsushi Hasebe; 長谷部　淳; Tokuichi Ito; 徳一伊藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-11-13
Filing date: 1985-11-13
Publication date: 1987-05-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は情報信号をメモリに一旦記憶して処理する場
合等に用いられるメモリのアドレスを生成する装置に関
する。

〔発明の概要〕

この発明は、用途、目的等に応じた異なるアドレスを生
成できるようにしておき、これらを適宜選択してアドレ
ス出力とするようにしたもので、データの処理内容に応
じてそれに適合したアドレスをメモリに供給することが
できる。

（従来の技術）ビデオ画像処理システＪ２が種々提案されている（例え
ば、特開昭５８−２１５１１１３号公報参照）。

第４図はこのビデオ画像処理システムの一例を示すもの
である。すなわち、これは同図に示すように入出力部（
１１と、メモリ部（２）と、データ処理部＋３１とから
構成されている。

入出力部（１）は、例えばビデオカメラ（４）よりのビ
デオ信号をＡ／Ｄ変換してデジタル画像データとし、こ
れをメモリ部（２）に書き込み、また、このメモリ部（
２）より処理された画像データを読み出し、これをＤ／
Ａ変換してアナログビデオ信号に戻し、これを例えばＶ
　Ｔ　Ｒ（５１に記録したり、モニタ受像機（６）に供
給してビデオ画像をモニタできるようにする。

データ処理部（３）はメモリ部（２）にアドレスを与え
、ストアされた画像データを読み出してこれに種々の加
工処理を加え、その処理後のデータを再びメモリ部（２
）に書き込む処理を行う。

メモリ部（２）は画像のまとまり、すなわち１フイール
ドあるいは１フレ一ム分の容量を有する複数枚のフィー
ルドメモリあるいはフレームメモリを有する。

入出力部（１）よりメモリ部（２）への書き込み及び読
み出しはその画像のまとまりである１フイールドあるい
はｌフレーＪ２単位でなされる。

一方、データ処理部（：））はメｌり部（２）にストア
されている画像データのうら必要なものを読み出して処
理し、処理後のデータを再びメモリ部（２）に書込む。

したがって、１フイール１゛あるいはｌフレームの画像
データのまとまりの１つについて、そのうちのすべての
画素データを読み出して加工処理する場合もあるが、複
数枚のフィールドあるいはフレームメモリよりの複数フ
ィールドあるいは複数フレームにわたるデータから必要
とする画像データのみを読み出してそれらを加工処理し
て１フイールドあるいはｌフレームのデータを作成し、
その処理後のデータを１枚のフィールドあるいはフレー
ムメモリに書き込むようにする場合もある。

この場合のメモリ部（２）より内１１１１１のデータの
流れのコントロールはこの処理部（３）におけるアドレ
ス発生部が主として管理することになる。従来、このア
ドレス発生部としてはプ「１セツサが用いられ、種々の
処理のためのアドレスを計算して生成するようにしてい
る。

〔発明が解決しようとする問題点〕

処理対象を一旦記憶手段に貯えてから処理を行なう処理
装置（例えば画像処理装置）では以上のように記憶手段
に対するアドレスを生成する必要があり、前述したよう
にプロセッサにより演算により生成するのが通常である
。この場合に、処理の種類によりアドレス生成に要求さ
れる特徴が変わる。すなわち、処理で必要とされるアド
レスには大きく分けて次の２Ｎがある。

■　規則的に高速で出力されるアドレス■　不規則で大
きな計算量でもって生成されて出力されるアドレスところが、アドレス生成プロセッサとして上記２種のう
ち１種類のものに対応するものしか持たない場合には、
上記の２種のそれぞれのアドレスを必要とする処理の両
方に向いた処理装置を実現することは困難であった。す
なわち、従来、このような複数種のアドレスを効果的に
発生するアドレス発生装置として実現的なものは殆んど
なかったのである。

〔問題点を解決するだめの手段〕

この発明は、用途１口的等の異なる複数のアドレスを適
宜選択して出力するようにしたもので、演算処理の必要
な複雑なアドレス生川の第１のプロセッサと、規則性を
有する比較的簡単なアドレス発生用の第２のプロセッサ
と、これら第１及び第２のプロセッサよりのアドレスを
選択する選択手段とを設ける。

また、必要に応じて第１及び第２のプロセッサよりのア
ドレスを合成する合成手段を設ける。

〔作用〕

選択手段より第１及び第２のプロセッサよりのアドレス
のいずれかを選択して出力する。あるいは、両プロセッ
サの合成アドレスをこの選択手段より出力するようにす
る。

〔実施例〕

第１図はこの発明装置を前述のようなビデオ画像処理に
適用した場合の一実施例である。この例のビデオ画像処
理装置は、特に、よりデータ処理の高速化を実現したも
のである。

すなわち、この例ではデータ処理部を主として画素値を
計算するプロセッサの系（以下ＰＩＰと称ず）（３０Ａ
）とアドレスの管理等のデータの流れの管理と処理のタ
イミング合わせを司るプロセッサの系（以下ＰＶＰと称
す）（３０Ｂ）とに分ける。

従来のデータ処理部ではこの両者の処理時間を合計した
処理時間を必要とするのに対し、このように分ければ両
者のうち、より大きい方の処理時間で済む（前掲特開昭
５８−２１５８１３号公報参照）。

したがって、この例の場合にはビデオデータ処理をリア
ルタイムで行うことが可能になるほどの高速処理ができ
る。

また、同図において（１０）は入出力部（以下１０Ｃと
称す）、（２０）はメモリ部（以下ＶＩＭと称す）で、
これは入力画像メモリ　（ＶＩＭＩＮ　）（２０Ａ）と
出力画像Ｊ％’）　（ｖＩＭＯＩＪＴ）　　（２０Ｂ）
とからなる。（４０）は処理の実行、停止をコントロー
ルするプロセッサ（以下ＴＣと称す）である。

１０Ｃ（１０）は前述と同様にビデオカメラやＶＴＲか
らのビデオ信号をＡ　／　Ｉ）変換し、入力画像メモリ
　（２〇八）に画像イメージで書き込み、また、処理後
の画像を出力画像メモリ（２０Ｂ）から読み出し、Ｄ／
Ａ変換し、モニタ等に出力する。

この場合、このｒＯｃ（１０）に入出力可能な信号はＮ
ＴＳＣ方式あるいはＲ，Ｇ、１１方式のビデオ信号であ
り、その方式の指定はＩ”Ｃ（４０）によりなされる。

また、１画素は例えば８ビットのデータとされる。

ＶＩＭ（２０）は複数枚のフレームメモリ、例えば１２
枚の７５６Ｘ　５１２バイトのフレームメモリから構成
されているが、この例の場合、これら１２枚のフレーム
メモリの使われ方は固定的ではなく、処理目的に応じ、
あるいは処理対象画像に応じ、入力画像メモリ　（２０
＾）と出力画像メモリ　（２Ｏｎ）とに自由に割り当て
ることができるようにされている。

また、メモリは２枚１組にして使用され、一方が書き込
み状態のとき、他方より読み出しができるようにされて
、ｌ０Ｃ（１０）によるＶＩＭ（２０）の外部からの処
理と、ＰＩＦ（３０＾）及びＰＶＰ（３０Ｂ）によるＶ
ＩＭ（２０）の内部での処理が並行して行えるようにさ
れている。この場合において、このＶＩＭ（２０）の複
数枚のフレームメモリが、ｌ０Ｃ（１０）の支配下にお
かれるか、ｐｖｐ（３０Ｂ）の支配下におかれるかの支
配モード信号はｌ０Ｃ（１０）より発生し、ＶＩＭ（２
０）に供給されている。

ＰＩＰ（３０Ａ）とＰＶＰ（３０Ｂ）は基本的には同じ
アーキテクチャで、制御部、演算部、メモリ部、入出力
ポートからなる独立のプロセッサからなり、それぞれ複
数の単位プロセッサからなるマルチプロセッサ構成とさ
れ、主として並列処理方式により処理の高速化が図られ
ている。

ＰＩＰ（３０Ａ）は例えば６０枚のＰＩＰプロセッサと
数枚のサブのプロセッサを有し、ＶＩＭ（２０）よりの
画像データを加工し又は内部で画像データを生成する。

このｌ）　Ｉ　Ｉ）　（３０＾）のクロックはＴＣ（４
０）より供給される。

ＰＶＰ（３０１１）は３０枚はどのプロセッサを有し、
ＶＩＭ（２０）よりの画素−ｙ’−タ（ＤＰ　Ｉ　Ｐ　
（３０Ａ　）への割り当てや回収などＶＩＭ（２０）よ
り内側の画像データの流れをコントロールする。

すなわち、ＰＶＰ　（３０Ｂ　）−（’は７１Ｍ（２０
）へのアドレスデータ及びコントロール信号を生成し、
これらをＶＩＭ（２０）に供給するとともに、ＰＩＦ（
３０Ａ）の入出力コントロール信号や他のコントロール
信号を生成し、これらをＰＩＦ（３０＾）に供給する。

この画像データ処理としては常に入力画像メモリ　（２
０＾）の１枚のフレームよりのデータのみを処理して出
力画像メモリ　（２０１１）にその処理後のデータを書
き込む場合のみのではなく、複数枚のフレームメモリよ
りの複数フレー１２にまたがるデータを用いて処理を行
うこともある。

そして、ＰＩＦ（３０八）及びｐｖｐ（３０Ｂ）での演
算桁数は１６ビツトが標準で、画像データ処理の演算処
理は１フレームの画像データは１フレ一ム以内の処理す
なわちリアルタイム処理ができるような処理速度が可能
とされる。もっとも、■フレーム以上の処理時間を必要
とする処理もある。

この場合、ＰＩＦ（３０八）及びＰＶＰ（３０Ｂ）によ
る画像データ処理はフレームに同期して行われる。この
ため、ＰＶＰ（３０Ｂ）にはｌ０Ｃ（１０）よりフレー
ムに同期した処理開始タイミング信号ｐｓが供給される
。一方、ＰＶＰ（３０Ｂ）からは１つの処理が終了した
ことを示す信号ＯＫがｌ０Ｃ（１０）に供給される。こ
の信号ＯＫはＰＶＰ（３０Ｂ）のプロセッサのうち処理
系のタイミング管理を司るこのＰＶＰ（３０Ｂ）の中核
のプロセッサより処理が終わると出力される。

すなわち、このＰＶＰ（３０Ｂ）の中核のプロセッサで
はｌ０Ｃ（１０）からの処理開始タイミング信号ＰＳが
ローレベルになったことをプログラム的に検出する。そ
して、信号ＰＳがローレベルになったことを検出すると
、このプロセッサが走り出し、他のプロセッサにプログ
ラムによりタイミング信号を出して、ＶＩＭ（２０）に
アドレスを供給し、ＶＩＭ（２０）より画像データを読
み出してＰＩＦ（３０Ａ）にて加工処理を行う。

この例の場合、画像データ処理としては次の３つのモー
ドを選択できるようにされている。

■　Ｎフレームに１回処理をする。特にＮ＝１とすれば
リアルタイム処理となる。

■　前の処理が終わった時）ｊ、（の次のフレームを自
動的に取り込んで処理をする。

■　ユーザがボタンなどで指示をした時点の次のフレー
ムを取り込んで処理をする。

この場合、ＰＶＰ（３０Ｂ）のアドレス発生部は、第１
図のように簡単なアドレスを計算して発生する第１のプ
ロセッサ（３０１）と、複雑なアドレスを計算して発生
する第２のプロセッサ（３０２）とに分けられる。

すなわち、第１図において、第１のプロセッサ（３０１
）は規則的で油虫なアト！メスを生成するプロセッサ、
第２のプ１７セソサ（３０２）は複雑な演算を行なえ、
複雑なアドレスを生成するプロセッサである。また、（
３０３）は第１及び第２のプロセッサ（３０１）及び（
３０２）を管理するアドレス生成管理プロセッサである
。

（３０４）は選択器で、第１及び第２のプロセッサ（３
０１）及び（３０２）よりのアドレスデータ、さらに、
これら第１及び第２のプロセッサよりのアドレスデータ
を演算回路（３０５）で演算して得た合成アドレスデー
タの３つのアドレスデータのうちから１つのアドレスデ
ータをアドレス生成管理プロセッサ（３０３）よりの選
択信号に従って選択する。

第１のプロセッサ（３０１）は例えば画面上の矩形領域
を指定するアドレスを発生するもので、その場合はカウ
ンタで構成できる。この場合、水平方向及び垂直方向の
両方向の矩形アドレスを発生できる。

第２のプロセッサ（３０２）は例えばマイクロプログラ
ムで動く汎用のプロセッサが用いられ、線形演算の他、
非線形演算、アダプティブな演算も行えるもので、プロ
グラムはＴＣ（４０）から供給される。

アドレス生成管理ブロセソーリ・（３０３）から第１の
プロセッサ（３０１）にはスタート信号等のコントロー
ル信号やパラメータが１５えられる。また、第２のプロ
セッサ（３０２）にはプログラムスタート信号等のコン
ｌ−１」−ル（Ｎ’−３が（」（給され、パラメータ等
はＴＣ（４０）より供給される。

なお、アドレスη二成管理プ１．＋セッサ（３０３）の
マイクロプログラムも′ｌ″ｃ（４０）から与えられる
。

演算回路（３０５）では第１及び第２のプロセッサ（３
０１）及び（３０２）よりのアドレスの例えば和を計算
する。

すなわち、第３図のような両面Ａのうち、斜線を付して
示す一部の四角形領域のアドレスを発生する場合、第２
のプロセソ４）　（３０２）において、この四角形領域
の左−に隅の位置１）１が演算により求められ、この位
置アドレスのデータがこのプロセッサ（３０２）より出
し続りられ、これが演算回路（３０５）に供給される。

一方、アドレス生成管理プロセッサ（３０３）よりの第
１のプロセッサ（３０１）に矩形領域の大きさを示すパ
ラメータが供給される。すると、この第１のプロセッサ
（３０１）よりば画面Ａの左上隅の点Ｐｏから破線で囲
われる部分までの矩形アドレスが生成される。この矩形
アドレスと第２のプロセッサ（３０２）よりの始点Ｐ１
のアドレスとの和を計算すれば、それは第３図において
斜線を付して示す目的とする領域のアドレスが得られる
ことになる。そして、選択器（３０４）では管理プロセ
ッサ（３０３）よりの選択信号により、この演算回路（
３０５）よりのアドレスが選択される。

この第３図において斜線を付して示す領域のアドレスの
生成を１個のプロセッサで行なうと、点Ｐ１を求める計
算と規則的に矩形部分のアドレスを発生する計算とが必
要になり、速度が遅くなるが、この例のように、第２の
プロセッサ（３０２）は点Ｐ１のアドレスを出し続け、
第１のプロセッサ（３０１）から規則的なアドレスを高
速に出して演算回路（３０５）で加算することにより、
第２のプロセッサ（３０２’）で計算されたアドレスか
ら始まる規則的なアト１／スを高速に発４Ｌさ−ｌるこ
とができる。

第】のプロセソリ“（３（１１）では矩形アドレスの他
、規則的なものであれば生成可能であり、例えばＦ　Ｆ
　Ｔ　（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒ＋ｉｎｓｆｏ
ｒｍａｔｉｏｎ　）の演算時に必要なビット逆順のア１
゛レスはこの第１のプロセッサ（３０１）より生成する
。選択器（３０４’）で第１及び第２のプロセッサ（３
０１）及び（３０２）よりのアドレスの一方を選択する
場合、そのどちらを選択するかは、アドレス生成の速度
に基づいてなす方法、画素データの演算処理をなすＰＩ
Ｆ（３０Ａ）での処理速度に基づいてなす方法、アドレ
ス生成とＰＩＦ（３０Ａ）での処理の時間の合計に基づ
いてなす方法のいずれであってもよく、いずれの方法の
場合でも高速処理の要求が高いときは速度の早い方のア
ドレスを選ＩＪ’！ＸｉＧ　（３０４）より得るように
する。また、処理＋！ｌｆ度が遅くても演算エラーの少
ないア１ルスを選択する場合もある。

〔発明の効果〕

１　［ｉこの発明によれば、処理の目的、用途に応じた複数のア
ドレスを適宜選択してアドレスとして出力するようにし
たので、処理に合ったアドレスを効果的に発生できるも
のである。

また、この発明の場合、複数のアドレスのそれぞれを生
成する複数のプロセッサを設け、その生成アドレスを選
択器で選択するだけでなく、適宜、その複数の生成アド
レスを別の演算回路で演算して合成し別のアドレスを生
成するようにしたので、処理装置において処理の幅が広
がるものである。

【図面の簡単な説明】

第１図はこの発明によるアドレス生成装置の一例のブロ
ック図、第２図はこの発明装置が適用されるビデオ画像
処理装置の一例のブロック図、第３図はこの発明の説明
に供する図、第４図はビデオ画像処理装置の一例のブロ
ック図である。（３０１）及び（３０２）は第１及び第２のアドレス発
生用プロセッサ、（３０４）は選択器、（３０５）は合
成手段としての演算回路である。Ｔ（” モニタ、！１面＆ホｆ図

Claims

【特許請求の範囲】１、用途、目的等の異なる複数のアドレスを適宜選択し
て出力するようにしたアドレス発生装置。２、演算処理の必要な複雑なアドレス発生用の第１のプ
ロセッサと、規則性を有する比較的簡単なアドレス発生
用の第２のプロセッサと、これら第１及び第２のプロセ
ッサよりのアドレスを選択する選択手段とを有し、この
選択手段により上記第１及び第２のプロセッサよりのア
ドレスを適宜選択して出力するようにしたアドレス発生
装置。３、演算処理の必要な複雑なアドレス発生用の第１のプ
ロセッサと、規則性を有する比較的簡単なアドレス発生
用の第２のプロセッサと、これら第１及び第２のプロセ
ッサよりのアドレスを合成する合成手段と、選択手段と
を有し、この選択手段より上記第１及び第２のプロセッ
サよりのアドレスのいずれか及び両アドレスを合成した
アドレスを適宜選択して出力するようにしたアドレス発
生装置。