JPS6211316A - フリツプフロツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 日収　　要〕 本発明のフリップフロップ回路は、たすき掛け回路と、
これを構成する論理ゲートに並列に接続された論理ゲー
トとを具備し、たすき掛け回路がフリップフロップの論
理機能を果たし、出力は並列に接続された論理ゲートか
ら取り出すように構成し、動作の安定化と高速化を図っ
たものである。

〔産業上の利用分野〕

本発明はゲート回路によるフリップフロップ回路の構成
法に関する。

〔従来の技術〕

ゲート回路のたすき掛けによる従来のフリップフロップ
回路の一例を第７図に示す。

この回路においては、各ゲートの出力端子はそれぞれ他
のゲート回路の入力端子に接続されているため、出力端
子を一瞬でもゲート回路の入力スレッショルド電圧以下
まで落とすと、フリップフロップが反転してしまう。即
ち、Ｑ出力が「高」の状況でＱ端子を例えば接地電位に
短絡すると、Ｂ側のゲート回路にリセット入力があった
のと同じになり、フリップフロップが反転して、Ｑ出力
が「低」９石出力が「高」となる。この様な状態は、出
力端子の短絡という異常な場合だけでなく、、　　、　
　出力信号線を後続する回路のために長く引き廻したり
すると、信号の反射や他の回路からの誘導で比較的容易
に発生する。

この様に回路の動作が出力端子からでも変化してしまう
ことになると、本回路を含む全体回路の動作の異常につ
ながる虞がある。

また、この様な異常動作を防止するために、第８図のよ
うにたすき掛け回路にバッファ２を接続したものでは、
バッファ２による信号遅延のため、回路動作の高速性が
いくらか失われる。

第９図のタイミング図は上記第７図及び第８図の各信号
の時間関係を示す図であって、各素子の遅延時間がほぼ
等しいとし、これをｔｄとすると、第７図の回路では、
セント入力に対するＱ出力の遅延は、ゲート１段分の遅
れｔｄＬかないが、第８図の回路では、３ｘｔｄ即ち３
段の遅れが生じる。リセットに対するＱ出力の遅延も、
第７図の回路ではｔｄ即ち１段分のみであるのに対し、
第８図の回路ではこれまた３Ｘｔｄ１１１ち３段分の遅
れが生じる。

〔発明が解決しようとする問題点〕

上述のように従来のフリップフロップ回路は、出力の状
態によって回路が反転してしまう危険があり、この危険
性を除去しようとすると回路の高速性を損なうという問
題があった。

本発明の目的は、たすき掛け回路を構成するゲート回路
と、出力用のゲート回路を分離して高速で且つ後続する
回路の影響を受けることのない、動作の安定なフリップ
フロップ回路の構成法を提供することにある。

〔問題点を解決するための手段〕

第１図に示す本発明のフリップフロップ回路は、論理ゲ
ートＡ、Ｂのそれぞれの出力端と他方の入力路端とが接
続されたたすき掛け回路１と、この論理ゲー）Ａ、Ｂの
少なくとも一方に並列に接続された〔同図には双方に接
続された例を示す〕論理ゲートＣ，Ｄとを以て構成する
。そしてたすき掛け回路１がフリップフロップの論理機
能を果たし、出力は並列に接続された論理ゲートＣ，Ｄ
から取り出すように構成されている。

上記構成のフリップフロップ回路において、たすき掛け
回路ｌを構成する論理ゲートＡ、Ｂとしては、反転を伴
う論理積回路、即ちＮＡＮＤ回路、もしくは反転を伴う
論理和回路、即ちＮＯＲ回路を用い、これに並列に接続
する論理ゲートＣ，Ｄは、論理ゲー）Ａ、ＢがＮＡＮＤ
回路の場合にはＮＡＮＤ回路もしくはＡＮＤ回路を用い
、論理ゲートＡ、ＢがＮＯＲ回路の場合にはＮＯＲ回路
もしくはＯＲ回路を用いる。

〔作　用〕

論理機能を果たす論理ゲートと、出力を取り出す論理ゲ
ートとが分離され、且つ両者が並列に接続されているの
で、出力側の異常が入力側に帰還されることによる誤動
作が防止され、また入出力間の段数が増加しないことか
ら、遅延時間が増大せず、高速動作が可能である。

〔実施例〕

以下本発明の実施例を図面を参照しながら説明する。

第１図に示す本発明の第１の実施例は、たすき掛け回路
ｌがＮＡＮＤゲー）Ａ、Ｂにより構成され、このＮＡＮ
ＤゲートＡ、Ｂと並列に、ＮＡＮＤゲートＣ，Ｄを増設
し、この増設ゲートＣ，Ｄの出力端を当該フリップフロ
ップ回路の出力端Ｑ。

Ｑとした例である。

このように構成すると、論理機能をつかさどるたすき掛
け回路１の出力端１１．１２と、当該回路の出力端子Ｑ
、　Ｑとが切り離されているため、たすき掛け回路１に
出力端子Ｑ、　　Ｑの状態が帰還されてフリップフロッ
プ動作が影響を受けることがなく、安定になる。

また、セット端子からＱ出力までのゲート段数が１段で
、動作の高速化が図れる。

更に、出力用のＮＡＮＤゲー）Ｃ，Ｄに電流容量の大き
いものを使用して、多数のゲートを駆動することも可能
となる。

第２図は本発明の第２の実施例の構成を示す図で、本実
施例は増設ゲートとして、ＡＮＤゲートＣを１個のみ設
けた例である。

本実施例でもセット端子からＱ出力までの段数１段であ
るので、遅延が少なくなる。

このように論理ゲートにＮＡＮＤゲートを用いた場合に
は、出力用の増設ゲートは、ＡＮＤゲートであってもよ
く、また出力用の増設ゲートは１個のみであっても良い
。本実施例においてもその効果は前記第１の実施例と変
わるところはない。

第３図は本発明の第３の実施例の構成を示す図で、本実
施例は増設ゲートとして、ＡＮＤゲートＣ，Ｄと、ＮＡ
ＮＤゲートＥ、Ｆを並列に接続したものを用いた例であ
る。

このように出力用の増設ゲートとして、たすき掛け回路
１を構成する論理ゲートと同種の論理ゲートをそれぞれ
２種類使用することにより、２組の出力Ｑ＋　、Ｑｌ、
Ｃ２、Ｃ２を得ることもできる。

更に、本実施例においてもセット端からＱｌ、出力端ま
での段数は１段であって、動作の高速性が損なわれるこ
とはない。

第４図に示す本実施例の第４の実施例は、増設ゲートと
して、３ステートのゲートＣを用い、出力端子の制御を
可能とした例である。

第５図は本発明の第５の実施例を示し、増設ゲートとＡ
ＮＤゲート回路とを兼用させた回路例である。この回路
ではフリップフロップ出力を利用した高速ゲート回路が
実現できる。

以上説明した５つの実施例では、すべてたすき掛け回路
１をＮＡＮＤゲートで構成した例を掲げて説明した。し
かしこのたすき掛け回路１を構成するのに、ＮＡＮＤゲ
ート以外のゲートを用いることも可能である。

第６図にたすき掛け回路１を、ＮＡＮＤゲートに変えて
ＮＯＲゲー）Ａ、Ｂを用いて構成した第６の実施例を示
す。この場合には、出力用の増設ゲートにＮＯＲゲート
Ｅ、　Ｆ或いはＯＲゲートＣ２Ｄを用いる。

本実施例においても、その効果は前記第１〜第５の実施
例と変わりはない。

上記第１〜第６の実施例により説明した如く、本発明は
種々変形して実施し得るものである。

〔発明の効果〕

以上説明した如く本発明によれば、フリップフロップ回
路の動作の安定化と高速化が、同時に実現できる。

【図面の簡単な説明】

第１図〜第６図は本発明の第１〜第６の実施例の構成を
示す図、 第７図及び第８図は従来のフリップフロップ回路の構成
を示す図、 第９図は従来のフリップフロップ回路のタイミング図で
ある。 図において、１はたすき掛け回路、Ａ、Ｂはたすき掛け
回路１を構成する論理ゲート、Ｃ，Ｄ。 Ｅ、Ｆは出力用の増設ゲート２を構成する論理ゲー″１
・　　　　　　　　　　７茅− 第　３図 第　４　図 第５図 第６図 第Ｓ図

Claims (1)

1. 【特許請求の範囲】 ２個の論理積ゲート回路〔または論理和ゲート回路〕（
   Ａ、Ｂ）の一方の出力が他方の入力となるよう構成され
   たたすき掛け回路１と、前記２個の論理積ゲート回路〔
   または論理和ゲート回路〕（Ａ、Ｂ）の少なくとも一方
   に並列に接続された論理積ゲート回路〔または論理和ゲ
   ート回路〕（Ｃ、Ｄ）とを具備し、該並列に接続された
   ゲート回路（Ｃ、Ｄ）の出力端を当該回路の出力端とし
   たことを特徴とするフリップフロップ回路。