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JPS62108309A - Data link system - Google Patents

Data link system

Info

Publication number
JPS62108309A
JPS62108309A JP24834285A JP24834285A JPS62108309A JP S62108309 A JPS62108309 A JP S62108309A JP 24834285 A JP24834285 A JP 24834285A JP 24834285 A JP24834285 A JP 24834285A JP S62108309 A JPS62108309 A JP S62108309A
Authority
JP
Japan
Prior art keywords
input
output
address
cpu
slot
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24834285A
Other languages
Japanese (ja)
Inventor
Yoshio Kasai
葛西 由夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP24834285A priority Critical patent/JPS62108309A/en
Publication of JPS62108309A publication Critical patent/JPS62108309A/en
Pending legal-status Critical Current

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  • Programmable Controllers (AREA)

Abstract

PURPOSE:To install an input/output unit having a high density by providing a memory for storing the allocating information, on a remote station, inputting optional allocating information from a master station. and executing an allocation. CONSTITUTION:Allocating information of an input/output unit 30 which has allocated the number of points to a slot of a control use RAM 25 is written through a data link use interface 31 from a CPU of a master station. A CPU 13 writes unit address information which has been obtained from its information, to an address designation use RAM 26 through a switching circuit 27. Subsequently, when the CPU 13 executes an access of an input and an output, an address of an address bus 23 is designated, and a prescribed bit value is outputted from the RAM 26, and outputted to an address decoder circuit 29 through a switching circuit 28. The circuit 29 decodes its bit value, outputs a slot selecting signal, and executes an access to an output unit which has been installed to its slot.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プログラマブルコントローラでちる親局と
、この親局とケーブルを介して接続され。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a master station including a programmable controller, and a master station connected to the master station via a cable.

プログラマブルコントローラであるリモート局とを備え
たデータリンクシステムlこ関する。
The present invention relates to a data link system having a remote station that is a programmable controller.

〔従来の技術〕[Conventional technology]

従来のデータリンクシステムは、第6図に示スように、
親局7とリモート局8とが光ケーブル。
The conventional data link system, as shown in Figure 6,
The master station 7 and remote station 8 are connected by optical cable.

同軸ケーブル等のケーブル9により接続されたシステム
であり、親局7もリモート局8もプログラマブルコント
ローラとして機能し、多数の入出力機器を接続すること
ができる。親局7においてはヘースユニツ)IAに照温
ユニット2A 、CPUユニット3A、入カユニツ)4
A等が接続されている。同様に、リモート局へにおいて
は、ベースユ=ツ)IBjCt源ユニット2 B 、 
IJモート用二ニット3Bが接続され、その他のスロッ
トに入力1ニツト、出カニニットが接続される。すなわ
ち。
It is a system connected by a cable 9 such as a coaxial cable, and both the master station 7 and the remote station 8 function as programmable controllers, and can connect a large number of input/output devices. In the master station 7, there is a heating unit 2A, a CPU unit 3A, and an input unit) 4 in the IA.
A etc. are connected. Similarly, to the remote station, the base units) IBjCt source unit 2B,
The second unit 3B for IJ mote is connected, and the input 1 unit and output unit are connected to the other slots. Namely.

+1スロツトには入カニニット4Bが接続され、+3ス
ロツトには出力ユニツ)5Bが接続され。
The input unit 4B is connected to the +1 slot, and the output unit 5B is connected to the +3 slot.

+4スロツトには出力ユニツ)6Bが接続されている。The output unit 6B is connected to the +4 slot.

+2スロツトには何も接続されないあきスロットになっ
ている。各入カニニットまたは、出カニニットは1通常
16台の入出力1幾器が接続できる16点の入カニニッ
トまたは出カニニットであるので、あきユニットにも将
来16点の入カニニットまたは出カニニットが接続でき
るように。
The +2 slot is an empty slot with nothing connected to it. Each input or output unit is a 16-point input unit or output unit that can normally connect 16 input/output units, so 16 input units or output units can be connected to the open unit in the future. To.

16個の入出力番号(10〜IF)が自動的に割付けら
れている。
Sixteen input/output numbers (10 to IF) are automatically assigned.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記した従来のデータリンクシステムにおいて、近年は
プログラマブルコントローラの入出カニニットは高密度
化が進み、16点より大きい点数の入出カニニット、例
えば32点、64点の入出カニニットが出現してきてい
る。しかしながら、従来はリモート局8のあきスロット
には16点が自動的に割付けられているため、最近の高
密度化された入出カニニットを装着すると、その後の入
出力番号がずれてしまうという問題点があった。
In the conventional data link system described above, in recent years, input/output crab units of programmable controllers have become more dense, and input/output crab units with a number of points greater than 16 points, for example, input/output crab units with 32 points or 64 points, have appeared. However, in the past, 16 points were automatically assigned to the open slot of remote station 8, so when the recent high-density input/output crab knit was installed, the subsequent input/output numbers would be shifted. there were.

この発明は、かかる問題点を解決するためになされたも
ので、高密度化された入出カニニットも装着可能なリモ
ート局を有するデータリンクシステムを得ることを目的
とする。
The present invention was made to solve this problem, and an object of the present invention is to provide a data link system having a remote station to which a high-density input/output crab unit can be attached.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係るデータリンクシステムは、リモート局は
、複数点数の入出力機器を接続する複数のスロットと、
これら各スリットに接続しうる入出力機器の点数を定め
る割付情報を記憶する割付情報メそりとを有し、この割
付情報は親局からケーブルを介して前記リモート局に送
られてくるようにしたものである。
In the data link system according to the present invention, the remote station has a plurality of slots for connecting a plurality of input/output devices;
The system has an allocation information memory that stores allocation information that determines the number of input/output devices that can be connected to each of these slits, and this allocation information is sent from the master station to the remote station via a cable. It is something.

〔作用〕[Effect]

この発明のデータリンクシステムにおいては。 In the data link system of this invention.

リモート局では、割付情報メモリに記憶された割付情報
により、入出力機器の入出力番号が定まるので、あきス
ロットにもあらかじめ割付けておいた点数分だけの入出
カニニットを接続できる。
In the remote station, the input/output numbers of the input/output devices are determined by the allocation information stored in the allocation information memory, so that the number of input/output units that have been allocated in advance can be connected to the empty slots.

〔実施例〕〔Example〕

マス、プログラマブルコントローラの基本構成を第5図
に示す。プログラマブルコントローラ10は、入力部1
1.出力部12.CPU13.プログラム記憶部14.
データ記憶部15.1源部16とで構成され、このプロ
グラマブルコントローラ10へのプログラムの書込み、
itl!出し等のために周辺機器17が設けられている
The basic configuration of the mass programmable controller is shown in FIG. The programmable controller 10 has an input section 1
1. Output section 12. CPU13. Program storage unit 14.
It is composed of a data storage section 15.1 and a source section 16, and writes a program to this programmable controller 10,
itl! A peripheral device 17 is provided for the purpose of e.g.

入力部11は、リミットスイッチや押ボタンスイッチな
どの入力機器(図示せず)からのAC。
The input unit 11 receives AC from an input device (not shown) such as a limit switch or a pushbutton switch.

DCの入力信号を内部で扱う信号レベル(通常はDC5
Vレイル)に変換するとともに、CPU13からの指令
により必要な入力信号を選択してCPU13に送る機能
を有する。この入力部11は入力インタフェースとも呼
ばれている。
The signal level that handles DC input signals internally (usually DC5
V-rail), and also has a function of selecting necessary input signals and sending them to the CPU 13 according to instructions from the CPU 13. This input section 11 is also called an input interface.

出力部12は、CPU13での出力信号ごとの演算結果
を保持するとともに、この内部の信号レベルをソレノイ
ドバルブ(図示せず)などの出力機器を駆動できるレベ
ルまで増幅する。この出力部12は出力インタフェース
と呼ばれている。
The output unit 12 holds the calculation results for each output signal from the CPU 13 and amplifies the internal signal level to a level that can drive an output device such as a solenoid valve (not shown). This output section 12 is called an output interface.

CPU13は、プログラムの内容にしたがい人力部11
から必要な入力信号をとり込み、所要な演算を行い、そ
の演算結果を出力部12へ出力する部分である。演算に
は、接点の直並列の接続や時限、計数などのシーケンス
演算と、加減算などの算術演算、数値データの転送やコ
ード変換などのデータ処理演算がある。また、タイマ(
図示せず)やカウンタ(図示せず)の処理も行う。
The CPU 13 executes the human power section 11 according to the contents of the program.
This is a part that takes in necessary input signals from the input section, performs necessary calculations, and outputs the calculation results to the output section 12. Operations include sequence operations such as serial and parallel connections of contacts, timing, and counting, arithmetic operations such as addition and subtraction, and data processing operations such as numerical data transfer and code conversion. Also, the timer (
(not shown) and a counter (not shown).

プログラム記憶部14は制御内容であるプログラムを記
憶している部分で、プログラムはCPU13に積出され
て演算実行される。データ記憶部  ・15はタイマ、
カウンタの内容、数値データを記憶しておく部分である
。電源部16は外部電源を内部で必要な直流に変換する
部分である。周辺機器17はプログラムの作成、プログ
ラム記憶部讐4への書込みおよび読出し、演算結果や入
出力信号の表示、タイマ、カウンタの現在値の表示など
をおこなうプログラムとモニタの機器である。
The program storage unit 14 is a part that stores programs that are control contents, and the programs are loaded to the CPU 13 and executed. Data storage unit ・15 is a timer,
This is the part that stores counter contents and numerical data. The power supply unit 16 is a part that converts an external power supply into necessary DC power internally. The peripheral device 17 is a program and monitor device for creating programs, writing to and reading from the program storage unit 4, displaying calculation results and input/output signals, and displaying current values of timers and counters.

この発明の一実施例によ・るデータリンクシステムのリ
モート局を第1図に示す。リモート局であるプログラマ
ブルコントローラのCPU13には。
FIG. 1 shows a remote station of a data link system according to an embodiment of the present invention. In the CPU 13 of the programmable controller which is a remote station.

データバス22とアドレスバス23を介して制御用RO
M24と制御用RAM25とが接続されている。アドレ
ス指定用RAM26は、各入出力番号の入出カニニット
の番号を記憶するものである。
Control RO via data bus 22 and address bus 23
M24 and control RAM 25 are connected. The addressing RAM 26 stores the input/output crab unit number of each input/output number.

このアドレス指定用RAM26は切換回路27を介して
データバス22に接続されている。また。
This addressing RAM 26 is connected to the data bus 22 via a switching circuit 27. Also.

アドレス指定用RAM26には切換回路28を介してア
ドレスデコーダ回路29が接続され、このアドレスデコ
ーダ回路29は入出カニニット30に接続されている。
An address decoder circuit 29 is connected to the address designating RAM 26 via a switching circuit 28, and this address decoder circuit 29 is connected to the input/output crab unit 30.

入出カニニット30はデータバス22を介してCPU1
3に接続されている。
The input/output crab unit 30 is connected to the CPU 1 via the data bus 22.
Connected to 3.

親局のCPUはケーブル、リモート局のデータリンク用
インタフェース31、データバス22.アドレスバス2
3を介してCPU13と接続されている。
The CPU of the master station is connected to the cable, the data link interface 31 of the remote station, the data bus 22. address bus 2
It is connected to the CPU 13 via 3.

次に、動作を説明する。リモート局の÷1スロットに1
6点人カニニットを接続し、φ2スロットを32点のあ
きエリアとし、す3スロツトに16点の出カニニットを
接続する場合を例として説明する。
Next, the operation will be explained. Remote station ÷ 1 slot
An example will be explained in which a 6-point human crab knit is connected, the φ2 slot is a 32-point open area, and a 16-point output crab knit is connected to the 3 slot.

まず1割付情報は親局の周辺装置(図示せず)により親
局のCPU(図示せず)に登録しておく。
First, the 1 allocation information is registered in the CPU (not shown) of the master station by the peripheral device (not shown) of the master station.

次に親局のCPUからデータリンク用インタフェース3
1を介して制御用RAM25に、第2図に示すような入
カニニットの割付情報を書込む。すなわち、φ1スロッ
トには16点(10φ)を割付け、÷2スロットには3
2点(20+)を割付け、φ3スロットには16点(1
0φ)を割付けるような割付情報を制御用RA M 2
5に1き込む。
Next, from the master station CPU to the data link interface 3
1, the input crab unit allocation information as shown in FIG. 2 is written into the control RAM 25. In other words, 16 points (10φ) are assigned to φ1 slot, and 3 points are assigned to ÷2 slot.
2 points (20+) are assigned, and 16 points (1
0φ) is allocated to the control RAM 2.
Add 1 to 5.

CPUI 3は制御用RAM25に記憶された割付情報
からアドレス指定用RAM26に、第3図に示スような
ユニットアドレス情報を書込む。このとき、切替回路2
7はデータバス22とアドレス指定用RAM26とを接
続するように切替えられている。ユニットアドレス情報
は、アドレス指定用RAM26のD3〜D5ビットに格
納される。
The CPU 3 writes unit address information as shown in FIG. 3 into the addressing RAM 26 from the allocation information stored in the control RAM 25. At this time, switching circuit 2
7 is switched to connect the data bus 22 and the addressing RAM 26. The unit address information is stored in bits D3 to D5 of the addressing RAM 26.

φ1スロットが16点(10す)指定であるので。Because the φ1 slot is designated with 16 points (10 points).

入出カニニット30のアドレス(n+ooす)〜(n+
OFφ)のD3〜D5ビットには「00」が書込まれ、
す2スロツトが32点(20す)指定であるので、アド
レス(n+10φ)〜(n−1−2F÷)のD3〜D5
ビットには「01」が書込まれ、÷3スロットが16点
(10す)指定であるので、アドレス(n+30◆) 
〜(n+3Fす)のD3〜D5ビットには「02」が書
込まれる。
Address of input/output crab knit 30 (n+oosu) ~ (n+
“00” is written to bits D3 to D5 of OFφ),
Since 2 slots are designated with 32 points (20 points), addresses D3 to D5 of (n+10φ) to (n-1-2F÷)
"01" is written to the bit, and 16 points (10 points) are specified for ÷3 slots, so the address (n+30◆)
"02" is written in bits D3 to D5 of ~(n+3F).

これにより1割付情報の書込みは終了する。This completes the writing of the 1-allocation information.

次いで、入出カニニット30をアクセスする場合の動作
を説明する。CPU13が1例えば入出力番号30すを
アクセスすると、アドレスバス23はアドレス(n+3
0÷)が指定される。アドレス(n+30す)が指定さ
れると、アドレス指定用RAM26からD3〜D5ピッ
トの値「02」が出力され、それが第4図に示すように
、切替回路28を介してアドレスデコーダ回路29に出
力される。アドレスデコーダ回路29はD3〜D5ビッ
トの値をデコードし、φ3スロットの選択信号を出力す
る。これにより、す3スロツトに装着されている16点
出力ニニットがアクセスされる。
Next, the operation when accessing the entry/exit crab knit 30 will be explained. When the CPU 13 accesses input/output number 1, for example, 30, the address bus 23 accesses the address (n+3).
0÷) is specified. When the address (n+30) is specified, the value "02" of the D3 to D5 pits is output from the address designating RAM 26, and as shown in FIG. 4, it is sent to the address decoder circuit 29 via the switching circuit 28. Output. The address decoder circuit 29 decodes the values of bits D3 to D5 and outputs a selection signal for the φ3 slot. As a result, the 16-point output unit installed in the third slot is accessed.

〔発明の効果〕〔Effect of the invention〕

この発明は以上説明したとおり、データリンクシステム
において、割付情報を記憶する割付情報メモリを設け、
任意の割付情報を外部から入力できるので、あらかじめ
あきスロットに多くの点数分を割付けておけば、高密度
化された入出カニニットをあきスロットに装着すること
ができるという優れた効果を奏するものである。
As explained above, the present invention provides a data link system with an allocation information memory that stores allocation information,
Since arbitrary allocation information can be input from the outside, if a large number of points are allocated to the open slots in advance, it has the excellent effect of allowing high-density input/output crab knits to be installed in the open slots. .

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の一実施例によるデータリンクシステ
ムのリモート局であるプログラマブルコントローラを示
すブロック図、第2図は同プログラマブルコントローラ
の制御用RAMのメモリを示す図、第3図は同プログラ
マブルコントローラのアドレス指定用RAMのメモリを
示す図、第4図は同プログラマブルコントローラの切替
回路とアドレスデコーダ回路を示す図、第5図はプログ
ラマブルコントローラの基本構成を示すブロック図、第
6図は従来のデータリンクシステムを示す図である。 図において、10・・・プログラマブルコントローラ、
11・・・入力部、12・・・出力部、13・・・CP
U。 14・・・プログラム記憶部、15・・・データ記憶部
、16・・・鑞源部、17・・・周辺機器、22・・・
データバス、23・・・アドレスバス、24・・・1制
御[I ROM。 25・・・制御用RAM、26・・・アドレス指定用R
AM、27.28・・・切替回路、29・・・アドレス
デコーダ回路、30・・・入出カニニット、31・・・
データリンク用インタフェースである。 なお、各図中、同一符号は同一、又は相当部分を示す。
FIG. 1 is a block diagram showing a programmable controller that is a remote station of a data link system according to an embodiment of the present invention, FIG. 2 is a diagram showing a control RAM memory of the programmable controller, and FIG. 3 is a block diagram of the programmable controller. 4 is a diagram showing the switching circuit and address decoder circuit of the programmable controller, FIG. 5 is a block diagram showing the basic configuration of the programmable controller, and FIG. 6 is a diagram showing the conventional data It is a diagram showing a link system. In the figure, 10... programmable controller,
11...Input section, 12...Output section, 13...CP
U. 14...Program storage unit, 15...Data storage unit, 16...Resource source unit, 17...Peripheral equipment, 22...
Data bus, 23...address bus, 24...1 control [I ROM. 25... RAM for control, 26... R for address specification
AM, 27.28...Switching circuit, 29...Address decoder circuit, 30...Input/output crab unit, 31...
This is a data link interface. In each figure, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] プログラマブルコントローラである親局と、この親局と
ケーブルを介して接続され、プログラマブルコントロー
ラであるリモート局とを備えたデータリンクシステムに
おいて、前記リモート局は、複数点数の入出力機器を接
続する複数のスロットと、これら各スロットに接続しう
る入出力機器の点数を定める割付情報を記憶する割付情
報メモリとを有し、この割付情報は前記親局から前記ケ
ーブルを介して前記リモート局に送られてくることを特
徴とするデータリンクシステム。
In a data link system that includes a master station that is a programmable controller and a remote station that is a programmable controller that is connected to the master station via a cable, the remote station has a plurality of slots, and an allocation information memory that stores allocation information that determines the number of input/output devices that can be connected to each slot, and this allocation information is sent from the master station to the remote station via the cable. A data link system that is characterized by
JP24834285A 1985-11-06 1985-11-06 Data link system Pending JPS62108309A (en)

Priority Applications (1)

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57197610A (en) * 1981-05-29 1982-12-03 Omron Tateisi Electronics Co Programmable logic controller
JPS57197609A (en) * 1981-05-29 1982-12-03 Omron Tateisi Electronics Co Programmable logic controller
JPS5930108A (en) * 1982-08-09 1984-02-17 Toyota Motor Corp Controlling method of general purpose operating box
JPS5985502A (en) * 1982-11-06 1984-05-17 Omron Tateisi Electronics Co Programmable controller

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57197610A (en) * 1981-05-29 1982-12-03 Omron Tateisi Electronics Co Programmable logic controller
JPS57197609A (en) * 1981-05-29 1982-12-03 Omron Tateisi Electronics Co Programmable logic controller
JPS5930108A (en) * 1982-08-09 1984-02-17 Toyota Motor Corp Controlling method of general purpose operating box
JPS5985502A (en) * 1982-11-06 1984-05-17 Omron Tateisi Electronics Co Programmable controller

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