JPS62107521A

JPS62107521A - 条件分岐回路

Info

Publication number: JPS62107521A
Application number: JP60246639A
Authority: JP
Inventors: Shinichi Suzuki; 真一鈴木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-11-01
Filing date: 1985-11-01
Publication date: 1987-05-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路に設けられ、１個の入力端
子を経て入力する信号に応じて条件分岐を制御する条件
分岐回路に関するものである。

〔従来の技術〕

第５図ｆａｌ　、　ｆｂｌはそれぞれ従来のこの棟の条
件分岐回路の例を示すブロック図であり、図において１
１）は入力端子、１２）はＤフリップ・フロップ、（３
）は条件分岐論理回路、１４）はタイミング入力信号線
、（５）はインバータである。

次に動作について説明する。第５図ｆａｌに示す回路の
場合、入力端子（１）からの入力信号は、タイミング入
力信号線（４）を経て入力されるタイミング信号の時点
でＤフリップフロップ（２）にセットされ条件分岐論理
回路（３）へ伝わる。すなわち、入力信号は、Ｄフリッ
プ・７０ツブにより、条件分岐論理回ｗ！１３１に入力
する適当なタイミングと適切な電圧レベルに変換される
。

第５図ｆｂｌに示す回路の場合は、２段のインバータ（
５）により、入力信号は適切な電圧レベルに変換されて
、条件分岐論理回Ｍ　１３１に入力される。

条件分岐論理回路（３）では入力された電圧レベルが高
電位（Ｈｉｇｈレベル）が低電位（Ｌｏｗレベル）かを
判定し、条件分岐の制御を行う。

〔発明が解決しようとする問題点〕

従来の条件分岐回路は以上のように構成されているので
、入力信号の電位のＨｉｇｈ　　レベルがＬｏｗレベル
かの判定レベルは、Ｄフリップ・フロップ（２）やイン
バータ（５）によってきまる素子固有の値となる。この
ため、もし、入力端子（１）に入力される信号のレベル
がＤフリップ・フロラ７”＋２）やインバータ］５）の
判定レベルに合わない場合は、入力前に信号の電圧全変
換して上記判定レベルに合わせる必要が生ずる。

また、従来のような構成では、条件分岐において山ｇｈ
レベルかＬｏｗレベルかの二者択一の選択による制御し
かできず、入力信号の電位レベルによる多者択一の制御
が不可能であり、多者択一による制御を実現させようと
する場合、入力端子（１）の前に複雑な回路全付加しな
ければならない。

この発明は上記のような問題点に鑑みてなされたもので
、条件分岐の際のＨｉｇｈレベル、Ｌｏｗ　レベルの判
定レベルを変えることができるとともに１Ｈｉｇｈレベ
ルかＬＯＷレベルかという二者択一の条件分岐でなく、
入力信号の電位に応じて複数の条件分岐が可能な条件分
岐回路を提供することを目的とする。

〔問題点を解決するための手段〕

この発明に係る条件分岐回路は、あらかじめ複数の分岐
先の主記憶装置（ＲＯＭとＲＡＭを含むメモリ）のアド
レスを記憶させておくレジスタと、入力信号に対し上記
レジスタがアドレスを記憶する・　複数の分岐先のそれ
ぞれに対応する電位範囲を設定しておき、入力信号がど
の電位範囲に属するかを判定する手段と、上記の判定結
果に基づき入力信号に対応する分岐先を指示して分岐を
制御する条件分岐論理回路を備えたものである。

〔作用〕

この発明に係る条件分岐回路においては、入力信号の電
位に対応して複数の信号線のうち一本が選択され、この
選択された信号線に従って複数の分岐先への条件分岐が
行われる。

〔発明の実施例〕

第１図はこの発明の〜実施例を示すブロック図であり、
図において（１）は入力端子、（６）は入力端子（１）
からの入力信号をあるタイミングでとらえ、一定時間そ
の入力信号を保持しておくサンプルアンドホールド回路
、＋７１　、　＋８１　、１９１　、　（１０）は抵抗
、（１１）は第２図に示す真理値表の動作を行う論理回
路、（１２）は条件分岐論理回路、（１３）は複数個の
レジスタ（この図に示す例では４個）、（１４）はレジ
スタ（１３）に記憶されているアドレスを条件分岐論理
回路（１２）に伝える複数の信号線、（１５）は条件分
岐論理のための他の回路を制御する信号用の複数の制御
信号線％　（１６）はサンプルアンドホールド回路の出
力信号線、（１７）　、　（１８）　、　（１９）　、
　（２０）は電位比較器（以下コンパレータという）、
（２１）は電源電圧、（２２）は接地電位、（２３）　
、　（２４）　、　（２５）　、　（２６）はイ源成圧
（２１）を抵抗分割したコンパレータ（１７）　、　（
１８）　、　（１９）　、　（２０）　＋７）基準電位
の信号線、（２７）　、　（２８）　、　（２９）　、
　（３０）はコンパレータ（１７）　、　（Ｉｓ）　、
　（１９）　、　（２０）の出力信号線、（３１）　、
　（３２）　、　（３３）　。

（３４）はレジスタ（１３）の選択信号線である。

次に動作について説明する。

まず、レジスタ（１３）にそれぞれ分岐先のメモリのア
ドレスを記憶させておく。動作状態に入った場合、サン
プルアンドホールド回路（６）はある周期でたえず入力
電位を監視していて、その入力電位を一定期間信号線（
１６）に出力してコンパレータ（１７）。

（１８）　、　（１９）　、　（２０）に並列入力する
。一方、コンパレータ（１７）　、　（１Ｂ）　、　（
１９）　、　（２０）の基準電位として、電源電圧（２
１）　ｔ−抵抗１７１　、１８１　、　＋９１　、　（
１０）で抵抗分割した値がそれぞれ入力されている。例
えば、抵抗＋７１　、　＋８）　。

＋９１　、　（１０）が全て同じ抵抗値のものとすると
、信号線（２３）には峨源゛鑞圧が、信号線（２４）に
は区源亀圧の牙が、信号線（２５）には電源電圧の棒が
、信号線（２６）には電源電圧の％が、それぞれ基準電
位として印加される。

コンパレータ（１７）　、　（１８）　、　（１９）　
、　（２（１）は、それぞれ人カイ位と基準電位を比較
して、人力電位の方が高い場合、出力信号線（２７）　
＃　（２８）　、　（２９）　＃　（３０）にＨｉｇｈ
レベルの信号を出力するものであるから、コンパレータ
（１７）、　（１Ｂ）　、　（１９）　、　（２０）の
出力信号線（２７）　Ｉ　Ｃ２８）　、（２９）　。

（３０）には、入力信号の電位に対応しＨｉｇｈレベル
かＬｏｗレベルのいずれかの信号が出力される。ただし
、コンパレータ（１９）の出力がＨｉｇｈ　　レベルで
、コンパレータ（２０）の出力がＬｏｗレベルというよ
うなことはありえず、出力信号線（２７）　、　（２８
）　、　（２９）　、　Ｃ（０）のレベルは第２図の真
理値表の左側入力欄に示す場合に限定される。

次に、コンパレータ（１７）　、　（１８）　、　（１
９）　、　（２０）の出力信号は、論理回路（１１）に
よシ、第２図の真理値表に示すとおりの信号に変換され
、分岐先アドレスが記憶されているレジスタ（１３）の
選択信号として条件分岐論理回路（Ｉ２）に人力される
。

条件分岐論理回路（１２）は、選択信号線（３１）　、
　（３２）　。

（３３）　、　（３４）の信号により、４個のレジスタ
（１３）から１個のレジスタを選択し、他の制御信号と
ともに、選択したレジスタ（１３）に記憶されている分
岐先アドレスを、制御信号線（１５）に出力する。

もし、入力信号がコンパレータ（２０）の出力をもＨｉ
ｇｈ　　レベルとする電位以下の場合は、選択信号線（
３１）　、　（３２）　、　（３３）　、　（３４）の
信号は全てＬＯＷレベルとなり、４個のレジスタ（１３
）のいずれもが選択されず、条件分岐は行われない。

上記実施例は、入力信号に対する複数の分岐先のそれぞ
れに対応するｃｄ位範囲を設定し、入力信号がどの螺位
範囲に属するか全判定する手段として、電源電圧を抵抗
で分割した分割電圧を基準電位とするコンパレータによ
る構成としたものであるが、アナログ−ディジタルｆｍ
器（以下Ａ−Ｄコンバータという）による構成としても
よい。

第３図はこの発明の他の実施例を示すブロック図であり
、図においてｆｉｌ　、　＋６１　、　（１２）、（１
３）、（１４）、（１５）。

（１６）　、　（３１）　、　（３２）　、　（３３）
　、　（３４）は第１図の同一符号と同一または相当す
る部分全示し、（３５）はＡ−１）コンバータ、（３６
）はＡ−Ｄコンバータ（３５）からのディジタル出力信
号線、（３７）は複数の分岐先のそれぞれに対応する電
位範囲全設定するディジタル値（この実施例では４個の
ディジタル値）を入力しておくレジスタ、　　（３８）
はレジスタ（３７）からの出力信号線、（３９）は第４
図に示す真理値表の動作をする論理回路である。

あらかじめ、レジスタ（３７）に分岐先のそれぞれに対
応する電位範囲全設定する４個のディジタル値を入力し
ておく。

動作状神に入った場合、入力信号が一定期間信号線（１
６）に出力され、Ａ−Ｄコンバータ（３５）に入力され
る。Ａ−Ｄコンバータ（３５）で入力信号がディジタル
信号に変換され、ディジタル出力信号線（３６）に出力
される。論理回路（３９）では、ディジタル出力信号線
（３６）の出力信号と、レジスタ（３７）からの出力信
号線（３８）の出力信号とのディジタル的比較が、第４
図の真理値表に従って行なわれ、分岐先アドレスの入力
されているレジスタ（１３）から１個を選択する信号が
選択信号線（３１）　、　（３２）　、　（３３）　、
　（３４）に出力きれる。以後の動作は第１図に示すも
のと同じである。

なお、Ａ−Ｄコンバータ（３５）の分解能は、条件分岐
数をｎとするとｌｏｇ２（ｎ−１）ビット以上必要であ
る。

上記実施例では分岐先が４箇所の場合を示したが、分岐
先が４箇所の場合のみに限定されるものでないことは勿
論でおる。

〔発明の効果〕

以上のように、この発明によれば、人力信号の判定レベ
ルを任意に変えることができるので、入力信号のレベル
が判定レベルに合わないということがなくなり、また、
１個の入力端子から人力される信号によって複数の条件
分岐をすることができ、被制御装置の複雑な制御が簡単
に行えるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の実施例における分岐先アドレス全記憶してい
るレジスタの選択信号を演算する論理回路の真理値表を
示す説明図、第３図はこの発明の他の実施例を示すブロ
ック図、第４図は第２図の実施例における分岐先のアド
レスを記憶１〜ているレジスタの選択信号全演算する餉
埋回路の真理値表を示す説明図、第５図ｆａｌ　、　ｆ
ｂ）はそれぞれ従来のこの値の条件分岐回路の例を示す
ブロック図である。図において（１）は入力端子、（６１はサンプルアンド
ホールド回路、＋７１　、　＋８１　、１９１　、　（
１０）は抵抗、（１１）は論理回路、（１２）は条件分
岐論理回路、（１３）はレジスタ、（１７）　、　（１
８）　、　（１９）　、　（２（１）はコンパレータ、
（３５）はＡ−Ｄコンバータ、（３７）はレジスト％　
　（３９）は論理回路である。なお各図中同一符号は同一または相当する部分を示す。

Claims

【特許請求の範囲】

半導体集積回路上に設けられ、１個の入力端子を経て入
力する信号に応じて条件分岐を制御する条件分岐回路に
おいて、あらかじめ複数の分岐先のメモリのアドレスを
記憶させておくレジスタと、入力端子を経て入力する信
号に対し上記レジスタがアドレスを記憶する複数の分岐
先のそれぞれに対応する電位範囲を設定し、入力信号が
どの電位範囲に属するかを判定する手段と、上記の判定
結果に基づき入力信号の電位に対応するレジスタを選択
し、このレジスタの内容に従い分岐先を指示して分岐を
制御する条件分岐論理回路を備えたことを特徴とする条
件分岐回路。