JPS62101116A - パルス遅延回路 - Google Patents
パルス遅延回路Info
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- JPS62101116A JPS62101116A JP60241847A JP24184785A JPS62101116A JP S62101116 A JPS62101116 A JP S62101116A JP 60241847 A JP60241847 A JP 60241847A JP 24184785 A JP24184785 A JP 24184785A JP S62101116 A JPS62101116 A JP S62101116A
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- differential amplifier
- pulse
- differential
- circuit
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
- H03K2005/00176—Layout of the delay element using bipolar transistors using differential stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
- H03K2005/00182—Layout of the delay element using bipolar transistors using constant current sources
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の産業上の利用分野〕
本発明は、パルス遅延回路に関するものであって、出力
パルスの遅延時間とパルス幅を任意に設定し得ると共に
、高速の入力パルスの信号処理に適したものであって、
例えばコンビ二一夕等の論理回路装置のタイミング調整
に好適なパルス遅延回路に係る。
パルスの遅延時間とパルス幅を任意に設定し得ると共に
、高速の入力パルスの信号処理に適したものであって、
例えばコンビ二一夕等の論理回路装置のタイミング調整
に好適なパルス遅延回路に係る。
一般に、可変遅延回路は、コイル等によって形成された
可変遅延線が用いられているが、その外形寸法が大きい
ものとなるので、実装密度を低下させる欠点があった。
可変遅延線が用いられているが、その外形寸法が大きい
ものとなるので、実装密度を低下させる欠点があった。
又、高速の大力パルスに対しては、かならずしも良好な
特性が得られなかった。且つ、従来の可変遅延回路は、
遅延時間の調整の為に機械的にタップを切り換えたり、
マルチプレクサ−を使用して遅延線のタップの切り換え
を行っていた。又、スライダーを用いて連続的に遅延時
間を調整するものにあっては、治具を用いてスライダー
を移動させて微妙な遅延時間の調整を行う必要があった
。従って、従来の可変遅延線は調整作業が煩雑であって
、工数が掛かる欠点があった。更に又、従来の可変遅延
線は１．出力のパルス幅を任意に設定することが、極め
て困難な欠点を有している。
特性が得られなかった。且つ、従来の可変遅延回路は、
遅延時間の調整の為に機械的にタップを切り換えたり、
マルチプレクサ−を使用して遅延線のタップの切り換え
を行っていた。又、スライダーを用いて連続的に遅延時
間を調整するものにあっては、治具を用いてスライダー
を移動させて微妙な遅延時間の調整を行う必要があった
。従って、従来の可変遅延線は調整作業が煩雑であって
、工数が掛かる欠点があった。更に又、従来の可変遅延
線は１．出力のパルス幅を任意に設定することが、極め
て困難な欠点を有している。
一方、トランジスタ回路によって形成された遅延回路に
あっても、可変遅延線と同様に出力のパルス幅の調整が
困難であったり、又、スイッチングスピードに難点があ
ったり、パルス幅の調整を回路で行おうとすると回路構
成も複雑となる欠点があった。
あっても、可変遅延線と同様に出力のパルス幅の調整が
困難であったり、又、スイッチングスピードに難点があ
ったり、パルス幅の調整を回路で行おうとすると回路構
成も複雑となる欠点があった。
本発明は、上述の如き問題点を解消する為になされたも
ので、その主な目的は、半導体集積回路化が可能であっ
て、簡便な回路構成からなるパルス遅延回路を提供する
ものである。
ので、その主な目的は、半導体集積回路化が可能であっ
て、簡便な回路構成からなるパルス遅延回路を提供する
ものである。
本発明の他の目的は、高速のパルスに処理する為のパル
ス遅延回路を提供するものである。
ス遅延回路を提供するものである。
本発明の更に他の目的は、出力パルスの遅延時間とその
パルス幅を任意に設定し得るパルス遅延回路を提供する
ものである。
パルス幅を任意に設定し得るパルス遅延回路を提供する
ものである。
本発明の更に他の目的は、遅延時間の設定の容、易なパ
ルス遅延回路を提供するものである。
ルス遅延回路を提供するものである。
本発明のパルス遅延回路は、二重平衡型差動増幅器を基
本回路としており、その構成は、第１のトランジスタ差
動対と第１の電流源用トランジスタからなる第１の差動
増幅器と、第２のトランジスタ差動対と第２の電流源用
トランジスタからなる第２の差動増幅器で形成されてい
る。この二重平衡型差動増幅器に、入力パルスを積分す
る積分回路と、基準電圧レベルを任意に設定し得る第１
と第２の基準電圧源とが具備されている。前記第１と第
２のトランジスタ差動対の夫々の片側の入カク：ｊが大
力パルスを積分する積分回路に接続され、第１と第２の
トランジスタ差動対の夫々の他方の入力端が第１と第２
の基準電圧源に接続され、第１と第２のトランジスタ差
動対の積分回路と接続された側の差動対のトランジスタ
の出力が加算されるように接続され、且つ、その反対側
の出力も加算されるように夫々出力段が形成されている
。
本回路としており、その構成は、第１のトランジスタ差
動対と第１の電流源用トランジスタからなる第１の差動
増幅器と、第２のトランジスタ差動対と第２の電流源用
トランジスタからなる第２の差動増幅器で形成されてい
る。この二重平衡型差動増幅器に、入力パルスを積分す
る積分回路と、基準電圧レベルを任意に設定し得る第１
と第２の基準電圧源とが具備されている。前記第１と第
２のトランジスタ差動対の夫々の片側の入カク：ｊが大
力パルスを積分する積分回路に接続され、第１と第２の
トランジスタ差動対の夫々の他方の入力端が第１と第２
の基準電圧源に接続され、第１と第２のトランジスタ差
動対の積分回路と接続された側の差動対のトランジスタ
の出力が加算されるように接続され、且つ、その反対側
の出力も加算されるように夫々出力段が形成されている
。
そして、第１と第２の基準電圧源の電圧レベルを任意に
設定し、前記第１と第２の電流源用トランジスタを該入
力パルスに同期させて交互に作動させることによって、
二重平衡型差動増幅器の夫々の出力段から所定の遅延時
間とパルス幅を有する出力パルスを得るものである。
設定し、前記第１と第２の電流源用トランジスタを該入
力パルスに同期させて交互に作動させることによって、
二重平衡型差動増幅器の夫々の出力段から所定の遅延時
間とパルス幅を有する出力パルスを得るものである。
本発明のパルス遅延回路について、第１図乃至第５図に
基づき説明する。
基づき説明する。
第１図は、本発明に係るパルス遅延回路の一実施例であ
る。図に於いて、１は入力端子、２は積分回路、３は電
圧電源ＶＣＣＩが供給される端子、４は電圧電源ｖ ｃ
ｃｗが供給される端子、５，６は出力端子、７は接地端
子、８，９は任意の基準電圧Ｖ、、Ｖ、を供給する為の
基準電圧源、１０．１）はバイアス電圧源、１２は差動
増幅器Ａｔ、Ａ２からなる二重平衡型差動増幅器、１４
はレベルシフト回路、１５はインバータ回路である。
る。図に於いて、１は入力端子、２は積分回路、３は電
圧電源ＶＣＣＩが供給される端子、４は電圧電源ｖ ｃ
ｃｗが供給される端子、５，６は出力端子、７は接地端
子、８，９は任意の基準電圧Ｖ、、Ｖ、を供給する為の
基準電圧源、１０．１）はバイアス電圧源、１２は差動
増幅器Ａｔ、Ａ２からなる二重平衡型差動増幅器、１４
はレベルシフト回路、１５はインバータ回路である。
二重平衡型差動増幅器１２は、差動対をなすトランジス
タＱ２．Ｑ３と電流源用トランジスタＱ４からなる差動
増幅回路Ａ１と、差動対をなすトランジスタＱ７．Ｑ８
と電流源用トランジスタＱ９からなる差動増幅回路Ａ２
が、定電流源回路１）を介°して接地されて形成されて
いる。又、二重平衡型差動増幅器１２の出力段は、夫々
のトランジスク差動対の出力端が電流源用トランジスタ
Ｑ５．ＱＩＯを介して抵抗Ｒ２に接続され、且つ、電流
源用トランジスタＱ６．Ｑｌｌを介して抵抗Ｒ３に接続
され、抵抗Ｒ２，Ｒ３の他端が電圧電源端子３に接続さ
れて形成されている。
タＱ２．Ｑ３と電流源用トランジスタＱ４からなる差動
増幅回路Ａ１と、差動対をなすトランジスタＱ７．Ｑ８
と電流源用トランジスタＱ９からなる差動増幅回路Ａ２
が、定電流源回路１）を介°して接地されて形成されて
いる。又、二重平衡型差動増幅器１２の出力段は、夫々
のトランジスク差動対の出力端が電流源用トランジスタ
Ｑ５．ＱＩＯを介して抵抗Ｒ２に接続され、且つ、電流
源用トランジスタＱ６．Ｑｌｌを介して抵抗Ｒ３に接続
され、抵抗Ｒ２，Ｒ３の他端が電圧電源端子３に接続さ
れて形成されている。
入力端子ｌは積分回路２に接続されると共に、トランジ
スタＱ１のベースに接続されている。積分回路２の出力
端は、トランジスタＱ２．Ｑ７のベースに接続されてい
る。トランジスタＱｌのエミッタは、抵抗Ｒ１と差動増
幅回路Ａ１の電流源用トランジスタＱ４のだ一スに接続
されている。
スタＱ１のベースに接続されている。積分回路２の出力
端は、トランジスタＱ２．Ｑ７のベースに接続されてい
る。トランジスタＱｌのエミッタは、抵抗Ｒ１と差動増
幅回路Ａ１の電流源用トランジスタＱ４のだ一スに接続
されている。
且つ、差動増幅回路Ａ２の電流源用トランジスタＱ９の
ベースは、バイアス電圧源１０が接続されている。又、
電流源用トランジスタＱ５．Ｑ６゜ＱＩＯ，Ｑｌｌのベ
ースには、バイアス電圧源１）が接続されている。差動
増幅回路Ａ１．Ａ２のトランジスタＱ３とＱ８のベース
には、基準電圧源８．９が接続されている。
ベースは、バイアス電圧源１０が接続されている。又、
電流源用トランジスタＱ５．Ｑ６゜ＱＩＯ，Ｑｌｌのベ
ースには、バイアス電圧源１）が接続されている。差動
増幅回路Ａ１．Ａ２のトランジスタＱ３とＱ８のベース
には、基準電圧源８．９が接続されている。
さて、第１図のパルス遅延回路の動作について第２図の
タイミングチャートに基づき説明する。
タイミングチャートに基づき説明する。
入力端子１には、第２図１の如きパルスが供給され、こ
の方形波のパルスが積分回路２によって処理され、第２
図２の如き積分波形を得る。入力端子１には、時刻Ｔ１
からＴ３の間、Ｈ（Ｈｉｇｈ）レベルのパルスが入力さ
れ、トランジスタＱ１がオン（トランジスタが非飽和の
状態で作動するものであって、以下この状態をオンと略
す。）状態となり、抵抗Ｒ１端子間に電圧Ｖ１が生じて
トランジスタＱ４がオン状態となる。トランジスタＱ９
のベースには、バイアス電圧源１０からバイアス電圧■
２が供給されており、バイアス電圧■１と■２との電位
の関係には、Ｖｌ＞Ｖ２の関係に設定されているので、
トランジスタＱ９はオフ（トランジスタが完全な遮断状
態でなく、微少電流が流れている状態であって、以下こ
の状態をオフと略す。）状態となる。従って、入力パル
スがＨレベルのときは、差動増幅器Ａ１が作動し、差動
増幅器Ａ２が遮断状り、（差動増幅器が、完全な遮断状
態ではなく、差動増幅器のトランジスタ差動対の夫々の
トランジスタのベースに微少電流が流れた状態であって
、以下この状態を遮断と称する。）となる。
の方形波のパルスが積分回路２によって処理され、第２
図２の如き積分波形を得る。入力端子１には、時刻Ｔ１
からＴ３の間、Ｈ（Ｈｉｇｈ）レベルのパルスが入力さ
れ、トランジスタＱ１がオン（トランジスタが非飽和の
状態で作動するものであって、以下この状態をオンと略
す。）状態となり、抵抗Ｒ１端子間に電圧Ｖ１が生じて
トランジスタＱ４がオン状態となる。トランジスタＱ９
のベースには、バイアス電圧源１０からバイアス電圧■
２が供給されており、バイアス電圧■１と■２との電位
の関係には、Ｖｌ＞Ｖ２の関係に設定されているので、
トランジスタＱ９はオフ（トランジスタが完全な遮断状
態でなく、微少電流が流れている状態であって、以下こ
の状態をオフと略す。）状態となる。従って、入力パル
スがＨレベルのときは、差動増幅器Ａ１が作動し、差動
増幅器Ａ２が遮断状り、（差動増幅器が、完全な遮断状
態ではなく、差動増幅器のトランジスタ差動対の夫々の
トランジスタのベースに微少電流が流れた状態であって
、以下この状態を遮断と称する。）となる。
二重平衡差動増幅器１２が、上述のような状態にあって
、積分回路２からの出力すが上昇して、時刻Ｔ２のとき
に基準電圧源８によって設定された電圧レベルＶａを越
えると同時に、トランジスタＱ２がオンとなり、動作電
流が抵抗Ｒ２を介してトランジスタＱ５に流れ込む。熱
論、このときのトランジスタＱ２．Ｑ５は、非飽和領域
内で動作状態を保っている。２１点の電位は、第２図３
の波形のように、ＨレベルからＬレベルとなる。
、積分回路２からの出力すが上昇して、時刻Ｔ２のとき
に基準電圧源８によって設定された電圧レベルＶａを越
えると同時に、トランジスタＱ２がオンとなり、動作電
流が抵抗Ｒ２を介してトランジスタＱ５に流れ込む。熱
論、このときのトランジスタＱ２．Ｑ５は、非飽和領域
内で動作状態を保っている。２１点の電位は、第２図３
の波形のように、ＨレベルからＬレベルとなる。
尚、トランジスタＱＩＯは、差動増幅器Ａ２が遮断して
いるので、オフ状態となっている。
いるので、オフ状態となっている。
積分回路２からの出力は、更に上昇して時刻Ｔ３で入力
パルスがＨレベルからＬ（Ｌｏｗ）レベルとなる。トラ
ンジスタＱ４はオフ状態となり差動増幅器Ａ１は遮断状
態となる。一方、トランジスタＱ９は、バイアス電圧■
２によってバイアスされてオン状態となり、差動増幅器
Ａ２が動作状態となる。依って、トランジスタＱ４がオ
フ状態となり、トランジスタＱ５に流れていたコレクタ
電流が遮断されることになるので、２１点の電位は第２
図３の如くＬレベルからＨレベルとなる。
パルスがＨレベルからＬ（Ｌｏｗ）レベルとなる。トラ
ンジスタＱ４はオフ状態となり差動増幅器Ａ１は遮断状
態となる。一方、トランジスタＱ９は、バイアス電圧■
２によってバイアスされてオン状態となり、差動増幅器
Ａ２が動作状態となる。依って、トランジスタＱ４がオ
フ状態となり、トランジスタＱ５に流れていたコレクタ
電流が遮断されることになるので、２１点の電位は第２
図３の如くＬレベルからＨレベルとなる。
尚、差動増幅器Ａ２の出力は、切り離して説明している
。
。
次に、時刻Ｔ３からＴ６までの状態について説明に入る
。入力パルスがＨレベルからＬレベルとなると、積分回
路２からの出力すの電位は、放電によって低下して行く
。トランジスタＱ９が動作状態となり、差動増幅器Ａ２
が作動するので、第２図４に示すように、トランジスタ
ＱＩＯがオン状態となり、抵抗Ｒ２から電流を引き込み
、２１点の電位は、ＨレベルからＬレベルに反転する。
。入力パルスがＨレベルからＬレベルとなると、積分回
路２からの出力すの電位は、放電によって低下して行く
。トランジスタＱ９が動作状態となり、差動増幅器Ａ２
が作動するので、第２図４に示すように、トランジスタ
ＱＩＯがオン状態となり、抵抗Ｒ２から電流を引き込み
、２１点の電位は、ＨレベルからＬレベルに反転する。
トランジスタＱＩＯの動作波形は、第２図４に示した如
くとなる。更に、積分回路２からの出力レベルが低下し
て時刻Ｔ５で基ｒＶ電圧レベルｖｂより低下すると同時
に、トランジスタＱ７がオフとなり、差動増幅器Ａ２が
遮断状態となる。従って、時刻Ｔ５で２１点の電位は、
ＬレベルからＨレベルに反転し、時刻Ｔ５からＴ７まで
の間Ｈレベルの状態を保持する。熱論、差動増幅器Ａ１
の出力は、差動増幅器Ａ２の出力と切り離したもと仮定
して説明している。
くとなる。更に、積分回路２からの出力レベルが低下し
て時刻Ｔ５で基ｒＶ電圧レベルｖｂより低下すると同時
に、トランジスタＱ７がオフとなり、差動増幅器Ａ２が
遮断状態となる。従って、時刻Ｔ５で２１点の電位は、
ＬレベルからＨレベルに反転し、時刻Ｔ５からＴ７まで
の間Ｈレベルの状態を保持する。熱論、差動増幅器Ａ１
の出力は、差動増幅器Ａ２の出力と切り離したもと仮定
して説明している。
二重平衡差動増幅器１２を構成する差動増幅器Ａｔ、Ａ
２から得られる出力パルスは、２１点で合成され、レベ
ルシフト回路１４．インバータ回路１５を介して出力端
子５から第２図７の如く出力される。その合成された反
転した出力は、第２図７の如き遅延時間がＴｄ （Ｔ２
−Ｔｌ＝Ｔｄ）であって、パルス幅’ｌ’ ｗ （Ｔ
５−Ｔ ２ ＝ＴＷ）の出力波形を得ることができる。
２から得られる出力パルスは、２１点で合成され、レベ
ルシフト回路１４．インバータ回路１５を介して出力端
子５から第２図７の如く出力される。その合成された反
転した出力は、第２図７の如き遅延時間がＴｄ （Ｔ２
−Ｔｌ＝Ｔｄ）であって、パルス幅’ｌ’ ｗ （Ｔ
５−Ｔ ２ ＝ＴＷ）の出力波形を得ることができる。
一方、差動増幅器Ａｌ、Ａ２の他方の出力段２２点から
得られる出力は、抵抗Ｒ３の端子間から第２図５．６に
如く示される如く出力され、これらの出力が２２点で合
成され、レベルシフト回路１４、インバータ回路１５を
介し、出力端子６から出力される。その出力は、第２図
８に示されるように出力端子５から得られる出力と反転
したパルス波形が得られる。
得られる出力は、抵抗Ｒ３の端子間から第２図５．６に
如く示される如く出力され、これらの出力が２２点で合
成され、レベルシフト回路１４、インバータ回路１５を
介し、出力端子６から出力される。その出力は、第２図
８に示されるように出力端子５から得られる出力と反転
したパルス波形が得られる。
上述のように基準電圧源８の電圧レベル■、を適宜に定
めることによって、第４図に示すように出力パルスの遅
延時間Ｔｄを任意に設定できる。
めることによって、第４図に示すように出力パルスの遅
延時間Ｔｄを任意に設定できる。
第４図において、横軸が時間軸であり、単位はナノ秒で
あって、縦軸が出力電圧を示している。（ａ）は入力パ
ルスであり、電圧しにル■１の値を約３．４■から４．
１■までを四段階に変化させた場合の出力パルスを（イ
）乃至（ニ）で示している。このように基準電圧源８の
電圧レベル■。
あって、縦軸が出力電圧を示している。（ａ）は入力パ
ルスであり、電圧しにル■１の値を約３．４■から４．
１■までを四段階に変化させた場合の出力パルスを（イ
）乃至（ニ）で示している。このように基準電圧源８の
電圧レベル■。
を任意に設定することによって、所定の遅延時間Ｔｄを
定めることが可能である。又、基準電圧源９の電圧レベ
ル■、を４．５■から３．５Ｖまでを三段階に変化させ
た場合の出力パルスの例を第５図の（イ）乃至（ホ）に
示した。このように基準電圧源９の電圧レベル■５を適
宜に定めることによって、その出力のパルス幅ＴＷを適
宜に調整することが可能である。熱論、両者の電圧レベ
ルＶ−、Ｖｂを調整すれば、適宜の遅延時間Ｔｄとパル
ス幅Ｔｗの出力パルスを得ることが可能である。
定めることが可能である。又、基準電圧源９の電圧レベ
ル■、を４．５■から３．５Ｖまでを三段階に変化させ
た場合の出力パルスの例を第５図の（イ）乃至（ホ）に
示した。このように基準電圧源９の電圧レベル■５を適
宜に定めることによって、その出力のパルス幅ＴＷを適
宜に調整することが可能である。熱論、両者の電圧レベ
ルＶ−、Ｖｂを調整すれば、適宜の遅延時間Ｔｄとパル
ス幅Ｔｗの出力パルスを得ることが可能である。
尚、基準電圧源８．９は、半固定の基準電圧源であって
もよく、Ｄ／Ａ変換回路を用いて、外部からのビットコ
ントロール信号によって、任意の直流電圧Ｖａ、Ｖｂを
設定すればよい。
もよく、Ｄ／Ａ変換回路を用いて、外部からのビットコ
ントロール信号によって、任意の直流電圧Ｖａ、Ｖｂを
設定すればよい。
第３図は本発明に係るパルス遅延回路の他の実施例であ
り、レベルシフト回路１４．インバータ回路１５の一実
施例を示している。又、出力段間には、二つのシヨツト
キーバリヤ・ダイオードが互いに逆極性に接続されたク
ランプ回路１３が接続されている。これによって差動増
幅回路Ａｌ。
り、レベルシフト回路１４．インバータ回路１５の一実
施例を示している。又、出力段間には、二つのシヨツト
キーバリヤ・ダイオードが互いに逆極性に接続されたク
ランプ回路１３が接続されている。これによって差動増
幅回路Ａｌ。
Ａ２の動作点を直線領域のみで行わせることが可能であ
るので、出力の立ち上がりをより急峻なものとすること
が可能であり、より高速のパルスに応答できるパルス遅
延回路を提供できる。
るので、出力の立ち上がりをより急峻なものとすること
が可能であり、より高速のパルスに応答できるパルス遅
延回路を提供できる。
更に又、トランジスタＱ２．Ｑ３．Ｑ７．Ｑ８のコレク
タ側に接続された電流源用トランジスタＱ５．Ｑ６．Ｑ
ｌ Ｏ，Ｑｌ １は、常時バイアスされた状態に設定さ
れており、差動増幅回路Ａｔ。
タ側に接続された電流源用トランジスタＱ５．Ｑ６．Ｑ
ｌ Ｏ，Ｑｌ １は、常時バイアスされた状態に設定さ
れており、差動増幅回路Ａｔ。
Ａ２が動作するとスイ・ノチ時間を極力少なくさせるこ
とが可能である。
とが可能である。
熱論、本発明に係るパルス遅延回路を誘電体分離型のト
ランジスタを用いて半導体装置を構成すれば、より優れ
た電気的特性を得ることが罐できることは明らかである
。
ランジスタを用いて半導体装置を構成すれば、より優れ
た電気的特性を得ることが罐できることは明らかである
。
上述のように、本発明のパルス遅延回路は、電圧レベル
Ｖ、、Ｖ、を任意に設定することで第４図、第５図の如
き特性の出力パルスを得ることが可能であり、しかも、
基準電圧源の電圧レベルを任意に設定するのみで、出力
パルスの遅延時間とパルス幅の設定が掻めて容易にでき
る優れた効果を有する。又、その遅延回路構成が極めて
簡単である特徴を有しており、半導体集積回路化が容易
であるので小型に形成できる利点がある。更に、パルス
遅延回路の構成が簡単であって、その出力段に常時バイ
アスされた電流源用トランジスタが接続され、且つパル
ス遅延回路を構成するトランジスタが非飽和状態で作動
するようになされているのでスイッチングスピードが高
められ、高速のパルスに対して追従できる優れたパルス
遅延回路を提供できる効果を有している。
Ｖ、、Ｖ、を任意に設定することで第４図、第５図の如
き特性の出力パルスを得ることが可能であり、しかも、
基準電圧源の電圧レベルを任意に設定するのみで、出力
パルスの遅延時間とパルス幅の設定が掻めて容易にでき
る優れた効果を有する。又、その遅延回路構成が極めて
簡単である特徴を有しており、半導体集積回路化が容易
であるので小型に形成できる利点がある。更に、パルス
遅延回路の構成が簡単であって、その出力段に常時バイ
アスされた電流源用トランジスタが接続され、且つパル
ス遅延回路を構成するトランジスタが非飽和状態で作動
するようになされているのでスイッチングスピードが高
められ、高速のパルスに対して追従できる優れたパルス
遅延回路を提供できる効果を有している。
更に、二重平衡差動増幅器の出力段間にクリッピング回
路を接続することにより、二重平衡型差動増幅器を形成
する差動増幅器の動作点が直線領域内で動作すように設
定されているので、より高速のパルスに対応できるパル
ス遅延回路を提供できる極めて効果的なものである。
路を接続することにより、二重平衡型差動増幅器を形成
する差動増幅器の動作点が直線領域内で動作すように設
定されているので、より高速のパルスに対応できるパル
ス遅延回路を提供できる極めて効果的なものである。
第１図は本発明に係るパルス遅延回路の一実施例を示す
回路図、第２図は本発明のパルス遅延回路の動作説明の
為のタイミングチャートを示す図、第３図は本発明に係
るパルス遅延回路の他実施例を示す回路図、第４図、第
５図は、本発明のパルス遅延回路の特性を示す図である
。 １＝入力端子、２：積分回路、 ３．４：電源電圧端子、 ５．６：出力端子、７：接地端子、 ８．９：基準電圧源、 １ｏ、１ｔ：バイアス電圧源、 １２：二重平衡型差動増幅器、 １３：クランプ回路、 １４ニレベルシフト回路、 １５：インハータ回路、 ＡＩ、Ａ２：差動増幅回路、
回路図、第２図は本発明のパルス遅延回路の動作説明の
為のタイミングチャートを示す図、第３図は本発明に係
るパルス遅延回路の他実施例を示す回路図、第４図、第
５図は、本発明のパルス遅延回路の特性を示す図である
。 １＝入力端子、２：積分回路、 ３．４：電源電圧端子、 ５．６：出力端子、７：接地端子、 ８．９：基準電圧源、 １ｏ、１ｔ：バイアス電圧源、 １２：二重平衡型差動増幅器、 １３：クランプ回路、 １４ニレベルシフト回路、 １５：インハータ回路、 ＡＩ、Ａ２：差動増幅回路、
Claims (4)
- （１）第１のトランジスタ差動対と第１の電流源用トラ
ンジスタからなる第１の差動増幅器と、第２のトランジ
スタ差動対と第２の電流源用トランジスタからなる第２
の差動増幅器から形成された二重平衡型差動増幅器と、
前記第１と第２のトランジスタ差動対の夫々の片側の入
力端に接続された該入力パルスを積分する積分回路と、
該第１と該第２のトランジスタ差動対の夫々の他方の入
力端に接続された第１と第２の基準電圧源と、該第１と
該第２のトランジスタ差動対の一方の差動対トランジス
タから得られる出力が加算されるようになされた第１と
第２の出力段とを具え、前記第１と第２の電流源用トラ
ンジスタを該入力パルスに同期させて該第１と該第２の
差動増幅器を交互に作動させることによって、該二重平
衡型差動増幅器の該第１と該第２の出力段から所定の遅
延時間と所定のパルス幅を有する出力パルスを得ること
を特徴とするパルス遅延回路。 - （２）前記二重平衡型差動増幅器の第１と第２の出力段
間に、反対極性同士が接続されている二つのシヨツトキ
ーバリヤ・ダイオードからなるクランプ回路が接続され
てなる特許請求の範囲第１項記載のパルス遅延回路。 - （３）前記第１と第２のトランジスタ差動対を形成する
トランジスタのコレクタに常時バイアスされた電流源用
トランジスタが接続された特許請求の範囲第１項記載の
パルス遅延回路。 - （４）非飽和状態で作動するようにバイアスされている
トランジスタから形成された特許請求の範囲第１項記載
のパルス遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241847A JPS62101116A (ja) | 1985-10-29 | 1985-10-29 | パルス遅延回路 |
| US06/924,022 US4691120A (en) | 1985-10-29 | 1986-10-28 | Pulse delay circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241847A JPS62101116A (ja) | 1985-10-29 | 1985-10-29 | パルス遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62101116A true JPS62101116A (ja) | 1987-05-11 |
| JPH0226410B2 JPH0226410B2 (ja) | 1990-06-11 |
Family
ID=17080389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60241847A Granted JPS62101116A (ja) | 1985-10-29 | 1985-10-29 | パルス遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4691120A (ja) |
| JP (1) | JPS62101116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108812A (ja) * | 1987-11-25 | 1991-05-09 | Tektronix Inc | 可変遅延回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4823028A (en) * | 1987-12-04 | 1989-04-18 | Tektronix, Inc. | Multilevel logic circuit with floating node voltage clamp |
| US4862020A (en) * | 1988-06-20 | 1989-08-29 | Tektronix, Inc. | Electronic delay control circuit having pulse width maintenance |
| US4823024A (en) * | 1988-06-29 | 1989-04-18 | Ncr Corporation | Signal edge trimmer circuit |
| US4893036A (en) * | 1988-08-15 | 1990-01-09 | Vtc Incorporated | Differential signal delay circuit |
| JPH02190022A (ja) * | 1989-01-19 | 1990-07-26 | Fujitsu Ltd | データ遅延回路 |
| DE4017738A1 (de) * | 1990-06-01 | 1991-12-05 | Thomson Brandt Gmbh | Komparatorschaltung fuer einen integrator |
| US5227737A (en) * | 1990-12-05 | 1993-07-13 | Vtc Inc. | Method and apparatus for adjusting the pole positions of a differentiating amplifier |
| JPH04291811A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | ワンショットパルス生成回路 |
| DE4227282C1 (de) * | 1992-08-18 | 1993-11-25 | Siemens Ag | Digitaler Stromschalter |
| US7082160B2 (en) * | 2002-09-05 | 2006-07-25 | Faraday Technology Corp. | Pulse width control system for transmitting serial data |
| US7720170B2 (en) * | 2005-12-13 | 2010-05-18 | Awq Consulting Inc. | Low emission signal generator and distributor system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3475622A (en) * | 1966-06-10 | 1969-10-28 | Kaiser Aerospace & Electronics | Waveform generator circuit for generating triangular and rectangular waveform outputs from ramp waveform input |
| US3484624A (en) * | 1966-12-23 | 1969-12-16 | Eg & G Inc | One-shot pulse generator circuit for generating a variable pulse width |
| US3982189A (en) * | 1975-11-25 | 1976-09-21 | The United States Of America As Represented By The Secretary Of The Navy | Square wave to sine wave converter |
| JPS54121654A (en) * | 1978-03-15 | 1979-09-20 | Hitachi Ltd | Trigger pulse formation circuit |
-
1985
- 1985-10-29 JP JP60241847A patent/JPS62101116A/ja active Granted
-
1986
- 1986-10-28 US US06/924,022 patent/US4691120A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108812A (ja) * | 1987-11-25 | 1991-05-09 | Tektronix Inc | 可変遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4691120A (en) | 1987-09-01 |
| JPH0226410B2 (ja) | 1990-06-11 |
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