JPS62101050A - 集積半導体回路 - Google Patents
集積半導体回路Info
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- JPS62101050A JPS62101050A JP61249406A JP24940686A JPS62101050A JP S62101050 A JPS62101050 A JP S62101050A JP 61249406 A JP61249406 A JP 61249406A JP 24940686 A JP24940686 A JP 24940686A JP S62101050 A JPS62101050 A JP S62101050A
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
この発明は基板、電気構造が作られている層、電気構造
接続用の等体格、基板と電気構造を覆う導電性の表面要
素、および基板と電気構造と導体路と表面素子を覆う表
向安定化層を備える集積半導体格回路に関するものであ
る。 〔従来の技術〕 よく知られているようにＭＯ８回路は半導体基板に所望
の構造を作る多数の工程段を通して製作される。この構
造を解析することにより回路の機能と特性を決定するこ
とかできる。光学顕微鏡を使用すると光学的の解析が可
能である。例えばＲＯＭに蓄積されている情報もこのよ
うにして知ることができる。゛電気的にプログラム”Ｉ
能のメモリ（Ｅ”ＦＲＯＭ）の場合、例えばメモリセル
の荷電状Ｂを電子ビームで定食し電位コントラストを調
べることにエリメモリ内容の′磁気的分析を行うことが
できる。メモリに接続された周辺ロジックに及ぼすメモ
リ状態の反作用による間接的の分析も無視できない。そ
の−例はメモリアドレスの調整後に行われる列導体路の
電位の測定である。しかしこの種の測定に対しては表面
が完全に解放されて電気光学走査が可能であることが−
１」提となる。 しかし集積回路特に記憶回路には、回路とメモリ内容の
分析が正当とは認められない人員には許されていない応
用方面がある。その例としては安全・アクセス・システ
ム、引き落とし・レジヌタ・システムおよびチップカー
ドを使用する販売・クレジット・システムが挙げられる
。チップカードにはデータが記録されているが、こび）
データはカードの使用毎に検査し不正使用を防止しＴＣ
ければならない。更に各チップには特殊の安全論理回路
を設けることができ、それによづてメモリの消去を阻止
するかその読出しを解放プロセスに関係づけることがで
きる。不正な目的をもつ回路又はメモリ内容の分析の可
能性はそのシステムの信頼性を損うものである。 〔発明が解決しようとする問題点〕 この発明の目的は、ＥｃＩＪ路とその接続状態の電気的
分析が阻止される集積回路を提供することである。 上記の間ＭｆＪを解決する試みは既に行われている。例
えば導体路間の区域？導体路と同じ平面内にあってこれ
と゛電気的に結合されていない表面素子で埋めることは
西矧国特許出願公開第３０４４９８３号公報にエリ公知
である。更に導体路の面積を拡げてもはや導電路ではな
く例えば電気遮蔽面として見られるよう（ニすることも
この公＋１１（：工っテ公知テある。このような対策は
回路とその接続状態を分析しようとする専門家を一時的
に混乱させることはあっても、確固とした目的をもって
行われる分析に対する確実な防護手段とはＴＩらない。 例えば導体路を覆う表面安定化被覆層を導体路に連する
までエツチングＣ′−よって除去すれば回路はいつでも
光学的（＝あるいは電位コントラスト測定法の助けによ
って調べることができる。 〔問題点を解決するための手段〕 この発明によれば特許請求の範囲第１項に特徴として挙
げた構成とすることに上記の目的が瞳実に達成される。 この発明の有利な実施態様と展開は特許請求の範囲第２
項以下（＝示されている。 〔実施例〕 図面についてこの発明を更に詳細に説明する。 第１図にこの発明による集積半導体回路の断面を概略的
に示す。例えばシリコン又はガリウム。 ヒ素の基板Ｓが集積半導体回路全体の支持体として使用
され、基板Ｓの一方の主面には集積半導体回路に通例の
電気構造ＥＳが形成されて１、る。これらは例えばトラ
ンジスタ、コンデンサ、抵抗、ダイオード等の集積回路
を構成する素子である。 第１内Ｃは個々の構造の詳細は示されていない。符号Ｅ
Ｓは単にも構造が存在する区域？示している。 各構造Ｅ８は導電路りによって互に連結されて所望の回
路を構成する。導体路りと電気構造ＢＳの曲の望ましく
ない短絡を避けるためそれらの聞（Ｉ中間酸化層Ｚが必
かｎている。この中間酸化層は集積回路の製造過程中例
えば熱酸化層として析出させることができる。導体路り
は接触孔Ｋを通して電気構造Ｂ Ｓ （；接続される。 導体路りと中間酸化層２の上には少くとも１つの表面安
定化層Ｐと場合Ｃ″−よって別の被覆層が接している。 このように構成された集積半導体回路には分析に対する
防護は存在しｒｚい。特に不揮発性半導体メモリの場合
には各時点の接続状態、即ち記憶内容の捕捉と評価も可
能である。従って従来の集積半導体回路では導体路りが
置かれている平面部ち電気構造ＢＳの上方の平面に導体
路りの両側にある距離まで拡がる表面素子を設ける。し
かしこの対策は、前に述べたように表面安定化層Ｐを除
去することにより導体路が露出しそこに手を加えること
ができるので、蓄積データの読出しと分析に対する防護
手段（＝はならない。 これに対してこの発明による集積半導体回路においては
、導体路りと表向安定化層Ｐの間に１つ又はそれ以上の
表面素子Ｆが設けられ、これらの素子は次の最低条件ｆ
！：満たす。 １、 集積回路の全表面中の一部を覆い、それによって
導体路の一部と基板の一部と１気構造の一部が覆われ、
表向素子は少くともその一部が導体路平面外に置かれる
。 ２ 絶縁層ＩＳ（：よってその下（＝ある導体路から電
気的に分離される。 ３、導体路と少くとも等しい季さである。 ４．導体路と同じ化学特性を示し、特（：エッチング特
性を等しくする。 この発明による表向安定化層Ｐと場合によって存在する
被覆層は１表面素子Ｆが導体路りを覆っている個所にお
いての１１さが表面素子で覆われていない導体路部分の
上（：おいての厚さに等しいか（厚さｄ）あるいはそれ
より厚＜（Ｌ’ＡさＤ）なっている。更に表向安定化層
Ｐが表面素子Ｆで覆われた導体路りの横方向の拡がりの
終端において最低限上記の厚さｄに等しい厚さｄｌｚ−
持つことも有利である。 この発明（−よる集積半導体回路は光学的ならび
接続用の等体格、基板と電気構造を覆う導電性の表面要
素、および基板と電気構造と導体路と表面素子を覆う表
向安定化層を備える集積半導体格回路に関するものであ
る。 〔従来の技術〕 よく知られているようにＭＯ８回路は半導体基板に所望
の構造を作る多数の工程段を通して製作される。この構
造を解析することにより回路の機能と特性を決定するこ
とかできる。光学顕微鏡を使用すると光学的の解析が可
能である。例えばＲＯＭに蓄積されている情報もこのよ
うにして知ることができる。゛電気的にプログラム”Ｉ
能のメモリ（Ｅ”ＦＲＯＭ）の場合、例えばメモリセル
の荷電状Ｂを電子ビームで定食し電位コントラストを調
べることにエリメモリ内容の′磁気的分析を行うことが
できる。メモリに接続された周辺ロジックに及ぼすメモ
リ状態の反作用による間接的の分析も無視できない。そ
の−例はメモリアドレスの調整後に行われる列導体路の
電位の測定である。しかしこの種の測定に対しては表面
が完全に解放されて電気光学走査が可能であることが−
１」提となる。 しかし集積回路特に記憶回路には、回路とメモリ内容の
分析が正当とは認められない人員には許されていない応
用方面がある。その例としては安全・アクセス・システ
ム、引き落とし・レジヌタ・システムおよびチップカー
ドを使用する販売・クレジット・システムが挙げられる
。チップカードにはデータが記録されているが、こび）
データはカードの使用毎に検査し不正使用を防止しＴＣ
ければならない。更に各チップには特殊の安全論理回路
を設けることができ、それによづてメモリの消去を阻止
するかその読出しを解放プロセスに関係づけることがで
きる。不正な目的をもつ回路又はメモリ内容の分析の可
能性はそのシステムの信頼性を損うものである。 〔発明が解決しようとする問題点〕 この発明の目的は、ＥｃＩＪ路とその接続状態の電気的
分析が阻止される集積回路を提供することである。 上記の間ＭｆＪを解決する試みは既に行われている。例
えば導体路間の区域？導体路と同じ平面内にあってこれ
と゛電気的に結合されていない表面素子で埋めることは
西矧国特許出願公開第３０４４９８３号公報にエリ公知
である。更に導体路の面積を拡げてもはや導電路ではな
く例えば電気遮蔽面として見られるよう（ニすることも
この公＋１１（：工っテ公知テある。このような対策は
回路とその接続状態を分析しようとする専門家を一時的
に混乱させることはあっても、確固とした目的をもって
行われる分析に対する確実な防護手段とはＴＩらない。 例えば導体路を覆う表面安定化被覆層を導体路に連する
までエツチングＣ′−よって除去すれば回路はいつでも
光学的（＝あるいは電位コントラスト測定法の助けによ
って調べることができる。 〔問題点を解決するための手段〕 この発明によれば特許請求の範囲第１項に特徴として挙
げた構成とすることに上記の目的が瞳実に達成される。 この発明の有利な実施態様と展開は特許請求の範囲第２
項以下（＝示されている。 〔実施例〕 図面についてこの発明を更に詳細に説明する。 第１図にこの発明による集積半導体回路の断面を概略的
に示す。例えばシリコン又はガリウム。 ヒ素の基板Ｓが集積半導体回路全体の支持体として使用
され、基板Ｓの一方の主面には集積半導体回路に通例の
電気構造ＥＳが形成されて１、る。これらは例えばトラ
ンジスタ、コンデンサ、抵抗、ダイオード等の集積回路
を構成する素子である。 第１内Ｃは個々の構造の詳細は示されていない。符号Ｅ
Ｓは単にも構造が存在する区域？示している。 各構造Ｅ８は導電路りによって互に連結されて所望の回
路を構成する。導体路りと電気構造ＢＳの曲の望ましく
ない短絡を避けるためそれらの聞（Ｉ中間酸化層Ｚが必
かｎている。この中間酸化層は集積回路の製造過程中例
えば熱酸化層として析出させることができる。導体路り
は接触孔Ｋを通して電気構造Ｂ Ｓ （；接続される。 導体路りと中間酸化層２の上には少くとも１つの表面安
定化層Ｐと場合Ｃ″−よって別の被覆層が接している。 このように構成された集積半導体回路には分析に対する
防護は存在しｒｚい。特に不揮発性半導体メモリの場合
には各時点の接続状態、即ち記憶内容の捕捉と評価も可
能である。従って従来の集積半導体回路では導体路りが
置かれている平面部ち電気構造ＢＳの上方の平面に導体
路りの両側にある距離まで拡がる表面素子を設ける。し
かしこの対策は、前に述べたように表面安定化層Ｐを除
去することにより導体路が露出しそこに手を加えること
ができるので、蓄積データの読出しと分析に対する防護
手段（＝はならない。 これに対してこの発明による集積半導体回路においては
、導体路りと表向安定化層Ｐの間に１つ又はそれ以上の
表面素子Ｆが設けられ、これらの素子は次の最低条件ｆ
！：満たす。 １、 集積回路の全表面中の一部を覆い、それによって
導体路の一部と基板の一部と１気構造の一部が覆われ、
表向素子は少くともその一部が導体路平面外に置かれる
。 ２ 絶縁層ＩＳ（：よってその下（＝ある導体路から電
気的に分離される。 ３、導体路と少くとも等しい季さである。 ４．導体路と同じ化学特性を示し、特（：エッチング特
性を等しくする。 この発明による表向安定化層Ｐと場合によって存在する
被覆層は１表面素子Ｆが導体路りを覆っている個所にお
いての１１さが表面素子で覆われていない導体路部分の
上（：おいての厚さに等しいか（厚さｄ）あるいはそれ
より厚＜（Ｌ’ＡさＤ）なっている。更に表向安定化層
Ｐが表面素子Ｆで覆われた導体路りの横方向の拡がりの
終端において最低限上記の厚さｄに等しい厚さｄｌｚ−
持つことも有利である。 この発明（−よる集積半導体回路は光学的ならび
【二竜
気的の分析に対して充分に安全である。この保護作用２
次に説明する。−例として第１図の集積半導体回路がＢ
” ＦＲＯＭ型の不揮発性半導体記憶回路であるとする
。第１図の区域Ｉは必要に応じて設けられる安全論理回
路であり、例えば外部から与えられる秘密コード？解読
して記憶データの電気的不正アクセスを阻止する。区域
■には安全回路の代りにあるいはそれに追加して半導体
回路の機能に対して糸車的に必要なＩｒ！Ｊ路部分、例
えばクロック抛生回路又は基板バイアス電圧発生回路を
含ませることができる。これらの回路および回路部分は
電気構造Ｂ８として導体路により相互結合され又集積回
路の他の部分と結合される。この導体路は図には単一の
導体路Ｌｌとして示されている。区域１＋二はこの発明
により表曲裕子Ｆは設けられていない。区域］には例え
ば半導体記憶回路に新編するメモリセル群とその周辺回
路部分が含まれ、その導体路りは少くともその一部がメ
モリセル群から続出されたデータ又はメモリセル群にと
って重要な開通データ（４！ｌｌｌえばアドレス信号）
に対応する論理レベルを示す。区域１１には少くとも１
つの表面素子Ｆが設けられる。こＱ】素子はこの発明に
より集積半導体回路の総てのＳ体路の一部だけを覆って
いる。区域伽については差し当し当って考える必要がな
い。 半導体メモリ又はその記憶内容を不法に分析又は読出し
しようとする人は（ここでは不法な単純読出しが集積回
路に朝み込まれた安全論理回路によって禁止されている
ものとする）、通常表面安定化層Ｐと一場合によって存
在する別の被覆層を例えばエツチングによって除去する
。上記の層の厚さ関係（厚さｄ、Ｄ、ｄ１）に基き区域
Ｖにおいて表面素子Ｐ上の表面安定化層部分が除去され
た時点においては、区域Ｉの導体路Ｌ】の上の表面安定
化層も既（：除去されている。これによって区域■は接
近が自由とｒ（るが、そこには記憶内容ｌ二対応する論
理レベルに置かれる導体路が存在しないからその分析は
不可能である。周辺回路部分とメモリセル群が含まれて
いる区域Ｕでは表面素子Ｆによって分析に必要な介入が
阻止される。（この介入は例えば安全論理回路によって
機能を停止されたデコーダの出力端に特定の電圧を印加
することである。 ）従って区域１においても表面素子Ｖをその下の絶縁層
Ｉｓと共にエツチングにょって除去する以外に方法はな
い。しかし区域１の導体路Ｌ１もこの時点においては露
出しエツチング剤の作用を受ける状態にあり、その厚さ
が最高で表向素子Ｆの厚さに等しく父表面素子と同じ化
学特性特にエッチング性を示すものであるから１区域０
において表面素子Ｆが１ツチング除去されると区域１に
おいて導体路Ｌ１もエツチング除去される。最終結果と
しては区域口において周辺回路部分とメモリセル群はア
クセス”Ｊ能であっても区域Ｉにおいて導体路（％］図
１／ＩＬＩ）がエツチング除去されているため、メモリ
内容の分析は不可能である。従って区域１に置か１して
いる回路部分には区域Ｂにおいての機能を不可能にする
ようた機能はない。要約丁ればこの発明による集積半導
体回路はそれ？分析するかあるいは不揮発性半導体メモ
リの場合その内容を読取る試みがなされるときは、その
構成（Ｉ法いて少くともその電気的機能が意識的かつ確
実に破壊される。 この発明による集積半導体回路は次のように公知の手最
によって容易に製作可能である。まず電気構造Ｅ８と中
間酸化物層Ｚは従来の製造工程に従って作られる。導体
路し、絶縁１４Ｉｓおよび表面素子Ｆは公知製造工程に
エリ、多重配線は集積回路の慣用工程Ｃニよって作るこ
とができる。その際導体路りはまず第１合属化面どした
後構造化することによって形成される。絶縁層Ｉｓとし
ては例えばプラズマ酸化層が採用される。加熱（ニよる
酸化層の成長はその際生ずる晶泥によって下の導体路が
灼熱される帝険があるため採用できない。 導体路と同じ化学特性特にエツチング特性？示す表面索
子Ｆは導体路と同じ材料で作るのが有利である。この素
子は従って第２４ｉｌ属化面として導体路用の弗ＩＱ属
化面と同じ厚さに作られ、所窒の（ｖ換作用の要求に応
じて構造化される。 導体路り、Ｌｌならびに表面素子Ｆは會属特Ｃニアルミ
ニウムで作るのが有利である。又それらを多結晶シリコ
ン又は高融点ケイ化物とすることも有利である。更に表
向素子Ｆが第１図の区域■に示すように導体路特を二そ
の一部分だけを覆うようにすることも有利である。 この発明の第１の実施例においては表面素子Ｆが集積回
路に対して電気的に絶縁されて設けられる。 この発明の第２の実施例では表面素子Ｆが集積回路の給
電電圧源となる電位に接続されている。 更（−複数の表向素子ケ互に接続することも可能である
。別の実施例では第１表面素子が集積回路の給電電圧源
となる第ｌ電位（＝接続され、第２表面素子が同じく給
電電圧源となる第２電位に接続される。 この発明の特殊の実施形態を第１図の区域Ｉに示す。こ
の実施形態は図に示すように区域Ｈに示されている実施
形態と組合せることができるが、独立して使用し％１図
区二類似した断面図においては区域田がなく集積回路は
区域Ｉと１を糾合せたものとすることができる。 区域置に示されている実施形態においては、表面素子Ｆ
の少くとも一部分が同時Ｃ；弗２金属化面の導体路とし
て使用されろ。この実施形態ハ主トして導体路として作
用する表面素子Ｉ１１と電気構造ＢＳの一部分との間に
対応する接触孔Ｋが設けらｎている点で上記のものと寮
っている。この発明の展開に工ｉ１は接触孔には中間酸
１ヒＩ−Ｚを貫通し、又部分的には絶縁層１５Ｙも１１
通してあけられる。 既に述べたようにこの発明の集積半導体回路の製作には
従来の多層配線技術が利用される。 この発明の別の実施形態によれば第２図に示すようじ集
積回路内（＝２つの区域（Ｉと１１．１）があり、その
第１区域Ｉには表面素子Ｆがすく、弗２区域（ＩＩ、１
）ｌ二表面素子Ｆが含まれる。この場合第１区域■には
集積回路の正規の機能ｌ二対する安全論理回路に関係Ｉ
Ｉ書く基本的に必背な安全論理回路又は射の部分が含ま
れる。これは例えばクロック発生回路又は基板バイアス
屯圧発生回路である。ここで安全論理回路というのは集
積回路の残りの部分を活性化するため集積回路に供給し
なければならないデータ？供給する回路であり。これが
停止するか誤ったデータを与えたとき集積半導体回路の
機能がブロックさ２″Ｌる。 第２区域（ｎ、１．）がその電気構造ｇｓ中に含む回路
部分に所属し電気構造ＥＳに接触する導体路は、集積回
路又は場合に工ってその記憶内容（：関連する論理レベ
ル？示す。
気的の分析に対して充分に安全である。この保護作用２
次に説明する。−例として第１図の集積半導体回路がＢ
” ＦＲＯＭ型の不揮発性半導体記憶回路であるとする
。第１図の区域Ｉは必要に応じて設けられる安全論理回
路であり、例えば外部から与えられる秘密コード？解読
して記憶データの電気的不正アクセスを阻止する。区域
■には安全回路の代りにあるいはそれに追加して半導体
回路の機能に対して糸車的に必要なＩｒ！Ｊ路部分、例
えばクロック抛生回路又は基板バイアス電圧発生回路を
含ませることができる。これらの回路および回路部分は
電気構造Ｂ８として導体路により相互結合され又集積回
路の他の部分と結合される。この導体路は図には単一の
導体路Ｌｌとして示されている。区域１＋二はこの発明
により表曲裕子Ｆは設けられていない。区域］には例え
ば半導体記憶回路に新編するメモリセル群とその周辺回
路部分が含まれ、その導体路りは少くともその一部がメ
モリセル群から続出されたデータ又はメモリセル群にと
って重要な開通データ（４！ｌｌｌえばアドレス信号）
に対応する論理レベルを示す。区域１１には少くとも１
つの表面素子Ｆが設けられる。こＱ】素子はこの発明に
より集積半導体回路の総てのＳ体路の一部だけを覆って
いる。区域伽については差し当し当って考える必要がな
い。 半導体メモリ又はその記憶内容を不法に分析又は読出し
しようとする人は（ここでは不法な単純読出しが集積回
路に朝み込まれた安全論理回路によって禁止されている
ものとする）、通常表面安定化層Ｐと一場合によって存
在する別の被覆層を例えばエツチングによって除去する
。上記の層の厚さ関係（厚さｄ、Ｄ、ｄ１）に基き区域
Ｖにおいて表面素子Ｐ上の表面安定化層部分が除去され
た時点においては、区域Ｉの導体路Ｌ】の上の表面安定
化層も既（：除去されている。これによって区域■は接
近が自由とｒ（るが、そこには記憶内容ｌ二対応する論
理レベルに置かれる導体路が存在しないからその分析は
不可能である。周辺回路部分とメモリセル群が含まれて
いる区域Ｕでは表面素子Ｆによって分析に必要な介入が
阻止される。（この介入は例えば安全論理回路によって
機能を停止されたデコーダの出力端に特定の電圧を印加
することである。 ）従って区域１においても表面素子Ｖをその下の絶縁層
Ｉｓと共にエツチングにょって除去する以外に方法はな
い。しかし区域１の導体路Ｌ１もこの時点においては露
出しエツチング剤の作用を受ける状態にあり、その厚さ
が最高で表向素子Ｆの厚さに等しく父表面素子と同じ化
学特性特にエッチング性を示すものであるから１区域０
において表面素子Ｆが１ツチング除去されると区域１に
おいて導体路Ｌ１もエツチング除去される。最終結果と
しては区域口において周辺回路部分とメモリセル群はア
クセス”Ｊ能であっても区域Ｉにおいて導体路（％］図
１／ＩＬＩ）がエツチング除去されているため、メモリ
内容の分析は不可能である。従って区域１に置か１して
いる回路部分には区域Ｂにおいての機能を不可能にする
ようた機能はない。要約丁ればこの発明による集積半導
体回路はそれ？分析するかあるいは不揮発性半導体メモ
リの場合その内容を読取る試みがなされるときは、その
構成（Ｉ法いて少くともその電気的機能が意識的かつ確
実に破壊される。 この発明による集積半導体回路は次のように公知の手最
によって容易に製作可能である。まず電気構造Ｅ８と中
間酸化物層Ｚは従来の製造工程に従って作られる。導体
路し、絶縁１４Ｉｓおよび表面素子Ｆは公知製造工程に
エリ、多重配線は集積回路の慣用工程Ｃニよって作るこ
とができる。その際導体路りはまず第１合属化面どした
後構造化することによって形成される。絶縁層Ｉｓとし
ては例えばプラズマ酸化層が採用される。加熱（ニよる
酸化層の成長はその際生ずる晶泥によって下の導体路が
灼熱される帝険があるため採用できない。 導体路と同じ化学特性特にエツチング特性？示す表面索
子Ｆは導体路と同じ材料で作るのが有利である。この素
子は従って第２４ｉｌ属化面として導体路用の弗ＩＱ属
化面と同じ厚さに作られ、所窒の（ｖ換作用の要求に応
じて構造化される。 導体路り、Ｌｌならびに表面素子Ｆは會属特Ｃニアルミ
ニウムで作るのが有利である。又それらを多結晶シリコ
ン又は高融点ケイ化物とすることも有利である。更に表
向素子Ｆが第１図の区域■に示すように導体路特を二そ
の一部分だけを覆うようにすることも有利である。 この発明の第１の実施例においては表面素子Ｆが集積回
路に対して電気的に絶縁されて設けられる。 この発明の第２の実施例では表面素子Ｆが集積回路の給
電電圧源となる電位に接続されている。 更（−複数の表向素子ケ互に接続することも可能である
。別の実施例では第１表面素子が集積回路の給電電圧源
となる第ｌ電位（＝接続され、第２表面素子が同じく給
電電圧源となる第２電位に接続される。 この発明の特殊の実施形態を第１図の区域Ｉに示す。こ
の実施形態は図に示すように区域Ｈに示されている実施
形態と組合せることができるが、独立して使用し％１図
区二類似した断面図においては区域田がなく集積回路は
区域Ｉと１を糾合せたものとすることができる。 区域置に示されている実施形態においては、表面素子Ｆ
の少くとも一部分が同時Ｃ；弗２金属化面の導体路とし
て使用されろ。この実施形態ハ主トして導体路として作
用する表面素子Ｉ１１と電気構造ＢＳの一部分との間に
対応する接触孔Ｋが設けらｎている点で上記のものと寮
っている。この発明の展開に工ｉ１は接触孔には中間酸
１ヒＩ−Ｚを貫通し、又部分的には絶縁層１５Ｙも１１
通してあけられる。 既に述べたようにこの発明の集積半導体回路の製作には
従来の多層配線技術が利用される。 この発明の別の実施形態によれば第２図に示すようじ集
積回路内（＝２つの区域（Ｉと１１．１）があり、その
第１区域Ｉには表面素子Ｆがすく、弗２区域（ＩＩ、１
）ｌ二表面素子Ｆが含まれる。この場合第１区域■には
集積回路の正規の機能ｌ二対する安全論理回路に関係Ｉ
Ｉ書く基本的に必背な安全論理回路又は射の部分が含ま
れる。これは例えばクロック発生回路又は基板バイアス
屯圧発生回路である。ここで安全論理回路というのは集
積回路の残りの部分を活性化するため集積回路に供給し
なければならないデータ？供給する回路であり。これが
停止するか誤ったデータを与えたとき集積半導体回路の
機能がブロックさ２″Ｌる。 第２区域（ｎ、１．）がその電気構造ｇｓ中に含む回路
部分に所属し電気構造ＥＳに接触する導体路は、集積回
路又は場合に工ってその記憶内容（：関連する論理レベ
ル？示す。
第１図はこの発明の実施例の断面図であり第２肉は弗１
図と寮る別の実施例の区域構成を示す。第１内におし１
て Ｓ・・・基板、 ＢＳ・・・電気構造、 Ｌ・・・導
体路、 Ｚ・・・中間酸化層、 ＩＳ・・・絶縁層、
Ｆ・・・表向素子、 Ｐ・・・表面安定化層。 ＋６１１）１）代理人ブ［１・１・１：冨ｔ１ｉヲ
）１．１
図と寮る別の実施例の区域構成を示す。第１内におし１
て Ｓ・・・基板、 ＢＳ・・・電気構造、 Ｌ・・・導
体路、 Ｚ・・・中間酸化層、 ＩＳ・・・絶縁層、
Ｆ・・・表向素子、 Ｐ・・・表面安定化層。 ＋６１１）１）代理人ブ［１・１・１：冨ｔ１ｉヲ
）１．１
Claims (1)
- 【特許請求の範囲】 １）基板（Ｓ）、電気構造（ＥＳ）を備える層、電気構
造接続用の導体路（Ｌ）、基板と電気構造を覆う少くと
も１つの導電性表面素子（Ｆ）および基板と電気構造と
導体路と表面素子とを覆う表面安定化層（Ｐ）を備える
集積半導体回路において、表面素子（Ｆ）が集積半導体
回路の全表面の一部を覆い、それによつて導体路（Ｌ）
の一部、基板（Ｓ）の一部および電気構造（ＥＳ）の一
部が覆われ、表面素子と導体路は絶縁層（ＩＳ）によつ
て分離されていること、表面素子（Ｆ）が導体路と少く
とも等しい厚さであること、表面素子（Ｆ）が導体路と
等しい化学特性を示すこと、表面素子上の表面安定化層
（Ｐ）ならびに時として存在するその他の被覆層が導体
路を覆つている個所において表面素子によつて覆われて
いない導体路（Ｌ＿１）の上にある部分と等しいかある
いはそれ以上の厚さであることを特徴とする集積半導体
回路。 ２）導体路（Ｌ）と表面素子（Ｆ）が金属特にアルミニ
ウムから成ることを特徴とする特許請求の範囲第１項記
載の集積半導体回路。 ３）導体路（Ｌ）と表面素子（Ｆ）が多結晶シリコン又
は金属ケイ化物から成ることを特徴とする特許請求の範
囲第１項記載の集積半導体回路。 ４）表面素子（Ｆ）がもつぱら導体路（Ｌ）の一部を覆
うことを特徴とする特許請求の範囲第１項乃至第３項の
１つに記載の集積半導体回路。 ５）表面素子（Ｆ）の少くとも一つが電気絶縁されて設
けられていることを特徴とする特許請求の範囲第１項乃
至第４項の１つに記載の集積半導体回路。 ６）表面素子（Ｆ）の少くとも１つが半導体回路の電圧
源となつている電位に接続されていることを特徴とする
特許請求の範囲第１項乃至第５項の１つに記載の集積半
導体回路。 ７）複数の表面素子（Ｆ）が互いに結ばれていることを
特徴とする特許請求の範囲第１項乃至第６項の１つに記
載の集積半導体回路。 ８）第１表面素子（Ｆ）が半導体回路の電圧源となつて
いる第１電位に接続され、第２表面素子（Ｆ）が半導体
回路の電圧源になつている第２電位に接続されているこ
とを特徴とする特許請求の範囲第１項乃至第７項の１つ
に記載の集積半導体回路。 ９）表面素子（Ｆ）の少くとも１つが導体路として使用
され、電気構造（ＥＳ）の一部に結ばれていることを特
徴とする特許請求の範囲第１項乃至第８項の１つに記載
の集積半導体回路。 １０）電気結合が中間酸化物（Ｚ）を貫通する接触孔（
Ｋ）を通して行われることを特徴とする特許請求の範囲
第９項記載の集積半導体回路。 １１）製作に多層配線技術が使用されることを特徴とす
る特許請求の範囲第１項乃至第１０項の１つに記載の集
積半導体回路。 １２）表面素子（Ｆ）を含まない第１区域（ I ）と表
面素子（Ｆ）を含む第２区域（II、III）を備えること
を特徴とする特許請求の範囲第１項乃至第１１項の１つ
に記載の集積半導体回路。 １３）第１区域（ I ）が安全論理回路となつている回
路部分を含み、この安全論理回路は集積半導体回路に加
えられたアクセスに関係して集積半導体回路の別の回路
部分の少くとも一部分の電気的機能を可能にし、アクセ
スの無いとき又は予期したアクセスに対して不正のアク
セスが導かれたときはこの機能を阻止するものであるこ
とを特徴とする特許請求の範囲第１２項記載の集積半導
体回路。 １４）安全論理回路に無関係に集積半導体回路の正規の
機能に対して基本的に必要な回路部分が第１区域（ I
）に含まれていることを特徴とする特許請求の範囲第１
２項又は第１３項記載の集積半導体回路。 １５）第２区域（II、III）が、集積半導体回路の重要
な関連データに対応する論理レベルを示す導体路（Ｌ）
が所属する回路部分を含むことを特徴とする特許請求の
範囲第１２項乃至第１４項の１つに記載の集積半導体回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3537590.6 | 1985-10-22 | ||
| DE3537590 | 1985-10-22 |
Publications (2)
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|---|---|
| JPS62101050A true JPS62101050A (ja) | 1987-05-11 |
| JP2520857B2 JP2520857B2 (ja) | 1996-07-31 |
Family
ID=6284190
Family Applications (1)
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|---|---|---|---|
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| EP (1) | EP0221351B1 (ja) |
| JP (1) | JP2520857B2 (ja) |
| KR (1) | KR870004519A (ja) |
| AT (1) | ATE67897T1 (ja) |
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1986
- 1986-10-02 EP EP86113573A patent/EP0221351B1/de not_active Expired - Lifetime
- 1986-10-02 AT AT86113573T patent/ATE67897T1/de not_active IP Right Cessation
- 1986-10-02 DE DE86113573T patent/DE3681689D1/de not_active Expired - Fee Related
- 1986-10-20 JP JP61249406A patent/JP2520857B2/ja not_active Expired - Lifetime
- 1986-10-22 KR KR1019860008830A patent/KR870004519A/ko not_active Withdrawn
-
1988
- 1988-07-05 US US07/218,493 patent/US4941034A/en not_active Expired - Fee Related
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1993
- 1993-09-30 HK HK1036/93A patent/HK103693A/xx not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0221351B1 (de) | 1991-09-25 |
| US4941034A (en) | 1990-07-10 |
| DE3681689D1 (en) | 1991-10-31 |
| EP0221351A1 (de) | 1987-05-13 |
| KR870004519A (ko) | 1987-05-11 |
| JP2520857B2 (ja) | 1996-07-31 |
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