JPS6175540A - 集積回路の製法 - Google Patents
集積回路の製法Info
- Publication number
- JPS6175540A JPS6175540A JP60129747A JP12974785A JPS6175540A JP S6175540 A JPS6175540 A JP S6175540A JP 60129747 A JP60129747 A JP 60129747A JP 12974785 A JP12974785 A JP 12974785A JP S6175540 A JPS6175540 A JP S6175540A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- manufacturing
- oxide
- integrated circuit
- circuit according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 29
- 238000004519 manufacturing process Methods 0.000 claims description 25
- 230000003647 oxidation Effects 0.000 claims description 22
- 238000007254 oxidation reaction Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000002131 composite material Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 90
- 229910052710 silicon Inorganic materials 0.000 description 33
- 239000010703 silicon Substances 0.000 description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 32
- 239000007943 implant Substances 0.000 description 13
- 230000008901 benefit Effects 0.000 description 9
- 238000002513 implantation Methods 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000004886 process control Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 235000006693 Cassia laevigata Nutrition 0.000 description 2
- 241000522641 Senna Species 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009472 formulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229940124513 senna glycoside Drugs 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- -1 E12 ions Chemical class 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- ZFXYFBGIUFBOJW-UHFFFAOYSA-N theophylline Chemical compound O=C1N(C)C(=O)N(C)C2=C1NC=N2 ZFXYFBGIUFBOJW-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/086—Isolated zones
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/117—Oxidation, selective
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は集積回路隔離技術に関する。
集積回路技術では、能動装置の能動領域(「モート領域
」)を互いに分離することが常に必要である。MO8技
術を用いたLSI及びVLSI策積回路では、これはL
OCO8(rシリコンの局部的な酸化」の略語)によっ
て行なわれるのが普通である。LOCO8では、パター
ンを定めた窒化物を用いて、モート領域となる区域を榎
い、その後露出領域で高温酸化雰囲気に露出することに
より、フィールド酸化物をその後で成長させる。然し、
この技術では、フィール)″酸化物が露出領域で垂直方
向にだけ成長せず、横方向にも窒化物マスクの縁の下に
成長することが問題であることが従来から認識されてい
た。窒化物の下への横方向の酸化物のはい込み(これは
「鳥の嘴」と呼ばれる)は大体フィールド酸化物の厚さ
の半分であり、これはこの隔離技術では、かなりの場所
が浪費されることを意味する。
」)を互いに分離することが常に必要である。MO8技
術を用いたLSI及びVLSI策積回路では、これはL
OCO8(rシリコンの局部的な酸化」の略語)によっ
て行なわれるのが普通である。LOCO8では、パター
ンを定めた窒化物を用いて、モート領域となる区域を榎
い、その後露出領域で高温酸化雰囲気に露出することに
より、フィールド酸化物をその後で成長させる。然し、
この技術では、フィール)″酸化物が露出領域で垂直方
向にだけ成長せず、横方向にも窒化物マスクの縁の下に
成長することが問題であることが従来から認識されてい
た。窒化物の下への横方向の酸化物のはい込み(これは
「鳥の嘴」と呼ばれる)は大体フィールド酸化物の厚さ
の半分であり、これはこの隔離技術では、かなりの場所
が浪費されることを意味する。
一般的にSWAMI (側壁マスク式隔離)又はMF3
R(修正完全枠組完全引込み形)と云う略語によって知
られている更に新しい隔離技術は、シリコン・エッチ及
び側壁窒化物層を用いて、フィールド酸化物の横方向の
はい込みを抑圧する。即ち、パターンを定めた第1の窒
化物層が能動装置の領域を限定した後、フィールド酸化
物領域となる所にシリコンeエッチを施し、このエッチ
した凹部の側壁の上に側壁窒化物を(パッド酸化物の上
に)デポジットして、フィールド酸化物が能動装置の領
域にはい込むことを避ける。この一般的な方式は、標準
型のMO8プロセスの流れと一体化するのが容易であり
、余分のフォトマスク工程を必要とせず、モートのはい
込みをゼロ近くに減少することが出来るという利点があ
る。
R(修正完全枠組完全引込み形)と云う略語によって知
られている更に新しい隔離技術は、シリコン・エッチ及
び側壁窒化物層を用いて、フィールド酸化物の横方向の
はい込みを抑圧する。即ち、パターンを定めた第1の窒
化物層が能動装置の領域を限定した後、フィールド酸化
物領域となる所にシリコンeエッチを施し、このエッチ
した凹部の側壁の上に側壁窒化物を(パッド酸化物の上
に)デポジットして、フィールド酸化物が能動装置の領
域にはい込むことを避ける。この一般的な方式は、標準
型のMO8プロセスの流れと一体化するのが容易であり
、余分のフォトマスク工程を必要とせず、モートのはい
込みをゼロ近くに減少することが出来るという利点があ
る。
然し、このプロセスは、幾つかの大きな難点がある為、
生産には一般的に採用されていない。従来の側壁窒化物
隔離技術でプロセス制御に伴う難点は、シリコンの凹部
の底から側壁窒化物をエツチングによって除去した時、
同時に第1の窒化物層も薄くなることである。これは、
フィールド酸化物の酸化工程の前の窒化物層の最終的な
厚さが幾分不確実になり、従って、残留するモートのは
い込みが一層変わり易くなることを意味する。
生産には一般的に採用されていない。従来の側壁窒化物
隔離技術でプロセス制御に伴う難点は、シリコンの凹部
の底から側壁窒化物をエツチングによって除去した時、
同時に第1の窒化物層も薄くなることである。これは、
フィールド酸化物の酸化工程の前の窒化物層の最終的な
厚さが幾分不確実になり、従って、残留するモートのは
い込みが一層変わり易くなることを意味する。
(この窒化物層の機械的な剛性がモートのはい込みを減
少するのに役立つが、この機械的な剛性が層の厚さによ
って非常に影響を受は易い。)従って、この発明の目的
は、フィールド酸化物の酸化工程を実施する前に、第1
の窒化物層の厚さが減少しない様な側壁窒化物隔離技術
を提供することである。
少するのに役立つが、この機械的な剛性が層の厚さによ
って非常に影響を受は易い。)従って、この発明の目的
は、フィールド酸化物の酸化工程を実施する前に、第1
の窒化物層の厚さが減少しない様な側壁窒化物隔離技術
を提供することである。
この発明の別の目的は、チャンネル・ストッパの打込み
時点に於けるパターンを定めた穿化物モ−ト・マスク層
の厚さが精密に制御される様な側壁窒化物隔離技術を提
供することである。
時点に於けるパターンを定めた穿化物モ−ト・マスク層
の厚さが精密に制御される様な側壁窒化物隔離技術を提
供することである。
この発明の別の目的は、エッチしたシリコンの凹部の底
から第2の窒化物層を除いた時、第1のパターンを定め
た窒化物層が薄くならない様な側壁窒化物隔離技術を提
供することである。
から第2の窒化物層を除いた時、第1のパターンを定め
た窒化物層が薄くならない様な側壁窒化物隔離技術を提
供することである。
この為この発明は、初めのモートのパターンの決定を、
普通の様に窒化物/酸化物の積重ねに対してではなく、
酸化物/窒化物/酸化物の積重ねに対して行なう。この
為、第2の窒化物を同形にデポジットした時、モート領
域の上の積重ねは、酸化物/窒化物/酸化物/窒化物の
積重ねである。
普通の様に窒化物/酸化物の積重ねに対してではなく、
酸化物/窒化物/酸化物の積重ねに対して行なう。この
為、第2の窒化物を同形にデポジットした時、モート領
域の上の積重ねは、酸化物/窒化物/酸化物/窒化物の
積重ねである。
第2の窒化物を除去した時、第1の窒化物の全部の厚さ
が、モート領域の上の所定位置に残る。第2の酸化物は
フィールド酸化の前に引きはがし、チャンネル・ストッ
パの打込みを行なう時点で、モート層の上に残るハード
マスクの実際の厚さに不確実さがない様にすることが好
ましい。この追加の酸化層の別の利点は、チャンネル・
ストッパに一層多くの量及びエネルギを用いても、ハー
ドマスクを介しての目立った8透がないことである。
が、モート領域の上の所定位置に残る。第2の酸化物は
フィールド酸化の前に引きはがし、チャンネル・ストッ
パの打込みを行なう時点で、モート層の上に残るハード
マスクの実際の厚さに不確実さがない様にすることが好
ましい。この追加の酸化層の別の利点は、チャンネル・
ストッパに一層多くの量及びエネルギを用いても、ハー
ドマスクを介しての目立った8透がないことである。
上記並びにその仙の目的及び利点を達成する為、この発
明は、単結晶シリコン基板を川音し、該基板の予定の部
分を第1のパターンを定めた複合層で覆い、該複合層は
窒化シリコン層及び該窒化シリコン層の上のバッファ層
で構成されており、前記第1のパターンを定めた複合層
によって覆われていない所で前記基板内に異方性エッチ
によって凹部を作り、該凹部の側壁を85様に側壁マス
ク層をデポジットし、該側壁マスク層の異方性エッチに
よって、前記四部の底を実質的にきれいにし、シリコン
の露出部分を酸化して前記凹部内に隔離用酸化物を形成
し、前記第1の複合層の残っている部分を除去し、前記
基板の内、前には前記第1の複合層によって株われてい
た部分に所望の能動装置を形成する工程から成る集積回
路の製法を提供する。
明は、単結晶シリコン基板を川音し、該基板の予定の部
分を第1のパターンを定めた複合層で覆い、該複合層は
窒化シリコン層及び該窒化シリコン層の上のバッファ層
で構成されており、前記第1のパターンを定めた複合層
によって覆われていない所で前記基板内に異方性エッチ
によって凹部を作り、該凹部の側壁を85様に側壁マス
ク層をデポジットし、該側壁マスク層の異方性エッチに
よって、前記四部の底を実質的にきれいにし、シリコン
の露出部分を酸化して前記凹部内に隔離用酸化物を形成
し、前記第1の複合層の残っている部分を除去し、前記
基板の内、前には前記第1の複合層によって株われてい
た部分に所望の能動装置を形成する工程から成る集積回
路の製法を提供する。
次にこの発明を図面について説明する。
実施例
この発明の第1の実施例では、第1及び第2の窒化物層
の間によりよい継目を作る為に、アンダカット及び埋め
戻し方法を用いることにより、側壁♀化物隔離方法が改
良される。即ち、第1図に示す様に、シリコン基板1o
の上にパッド酸化物12を成長させ、雪化シリコン層1
4をデポジットする。典型的には、パッド酸化物層12
の厚さは650Aであり、これは成長による酸化物であ
ることが好ましい。第1の窒化物層14の厚さは1.1
00オングストロームであることが好ましく、この窒化
物層は低圧化学蒸気沈積によってデポジットすることが
好ましい。フォトレジスト・パターン16を用いて、モ
ート領域18となる場所を限定すると共に、フィールド
酸化物が来る領域20を露出する。レジスト16をデポ
ジットしてパターンを定めた後、このパターンに従って
窒化物14及び酸化物12をエッチする。使うエツチン
グ条件は、約1トルの圧力で、30 SCCMのCHF
3.60SCCMノヘリウム及び30 SCCMの02
F、であることが好ましい。このエッチは好便ニ遅イエ
ツテング速度を生じ、この為オペレータの良好な制御を
行なうことが出来る。
の間によりよい継目を作る為に、アンダカット及び埋め
戻し方法を用いることにより、側壁♀化物隔離方法が改
良される。即ち、第1図に示す様に、シリコン基板1o
の上にパッド酸化物12を成長させ、雪化シリコン層1
4をデポジットする。典型的には、パッド酸化物層12
の厚さは650Aであり、これは成長による酸化物であ
ることが好ましい。第1の窒化物層14の厚さは1.1
00オングストロームであることが好ましく、この窒化
物層は低圧化学蒸気沈積によってデポジットすることが
好ましい。フォトレジスト・パターン16を用いて、モ
ート領域18となる場所を限定すると共に、フィールド
酸化物が来る領域20を露出する。レジスト16をデポ
ジットしてパターンを定めた後、このパターンに従って
窒化物14及び酸化物12をエッチする。使うエツチン
グ条件は、約1トルの圧力で、30 SCCMのCHF
3.60SCCMノヘリウム及び30 SCCMの02
F、であることが好ましい。このエッチは好便ニ遅イエ
ツテング速度を生じ、この為オペレータの良好な制御を
行なうことが出来る。
次にシリコンをエッチして、領域20に四部を形成する
ことが出来る。」在好ましいと考えられる実施例では、
シリコンを約1.200オングストロームの深さまでエ
ッチするが、後で説明する様に、この深さは大幅に変え
ることが出来る。領域20内の凹部は垂直の側壁を持つ
様にエッチしないことが好ましい。これは、勾配を持つ
側壁を有する凹部は、フィールド酸化工程の間、シリコ
ンに応力によって誘起される欠陥を発生する惧れがより
少ないからであ、る。現在好ましいと考えられる実施例
では、シリコンのエツチングに使われる薬品は、25ミ
リトルの圧力で、11 D 800M17)フレオンI
L2008CCMのアルゴン及び20 [I SOCM
の窒素であり、エネルギは500ワツトである。然し、
当業者によく知られている様に、広い範囲のこの他の種
々のシリコン・エッチを使うことが出来る。
ことが出来る。」在好ましいと考えられる実施例では、
シリコンを約1.200オングストロームの深さまでエ
ッチするが、後で説明する様に、この深さは大幅に変え
ることが出来る。領域20内の凹部は垂直の側壁を持つ
様にエッチしないことが好ましい。これは、勾配を持つ
側壁を有する凹部は、フィールド酸化工程の間、シリコ
ンに応力によって誘起される欠陥を発生する惧れがより
少ないからであ、る。現在好ましいと考えられる実施例
では、シリコンのエツチングに使われる薬品は、25ミ
リトルの圧力で、11 D 800M17)フレオンI
L2008CCMのアルゴン及び20 [I SOCM
の窒素であり、エネルギは500ワツトである。然し、
当業者によく知られている様に、広い範囲のこの他の種
々のシリコン・エッチを使うことが出来る。
このエッチによって基板10の内、フィールド酸化物を
形成すべき領域20が露出した時、別のエッテンゲ工程
を実施して、酸化物層12にアンダカットを作る。現在
好ましいと考えられる実施例では、この工程は湿式エッ
チであって、濃縮HF/NH4F溶液で室温で約40秒
間行なわれる。これによって酸化物12内には、♀化物
層140周縁に沿って幅約400オングストロームの空
所13が出来る。
形成すべき領域20が露出した時、別のエッテンゲ工程
を実施して、酸化物層12にアンダカットを作る。現在
好ましいと考えられる実施例では、この工程は湿式エッ
チであって、濃縮HF/NH4F溶液で室温で約40秒
間行なわれる。これによって酸化物12内には、♀化物
層140周縁に沿って幅約400オングストロームの空
所13が出来る。
この時点で、第2のパッド酸化物、即ち、側壁パッド酸
化物24を(例えば25oXの厚さに)成長させること
が好ましく、次に低圧CVDにより、例えば400オン
グストロームの厚さになるまで、第2の窒化物層26を
デポジットする。第2のパッド酸化物24は空所13の
内側に第2の窒化物26に対する場所を残さなければな
らないので、第2のパッド酸化物24は第1の酸化物1
2より薄手であることが好ましい。
化物24を(例えば25oXの厚さに)成長させること
が好ましく、次に低圧CVDにより、例えば400オン
グストロームの厚さになるまで、第2の窒化物層26を
デポジットする。第2のパッド酸化物24は空所13の
内側に第2の窒化物26に対する場所を残さなければな
らないので、第2のパッド酸化物24は第1の酸化物1
2より薄手であることが好ましい。
この時点で更に別の酸化物層28をデポジットすること
が好ましい。これはプラズマ酸化物(即ち、プラズマ強
化デボジツションによってデポジットされた酸化物層)
であることが好ましく、現在好ましいと考えられるその
厚さは2.000オングストロームである。随意選択に
より、この酸化物は稠密化しない。この後のエッチが凹
部の底、並びにモート領域の上の窒化物層の上からこの
酸化物を除(が、凹部の側壁の上にはこの酸化物のフィ
ラメントが残る。凹部の傾斜した側壁上にあるプラズマ
酸化物28のフィラメントが、第2の窒化物層26を薄
(ならない様に保護すると共に、チャンネル・ストッパ
の打込みにより、高すぎる濃度のチャンネル・ストッパ
種目が能動装置の区域に近すぎる所に出来ない様にする
。
が好ましい。これはプラズマ酸化物(即ち、プラズマ強
化デボジツションによってデポジットされた酸化物層)
であることが好ましく、現在好ましいと考えられるその
厚さは2.000オングストロームである。随意選択に
より、この酸化物は稠密化しない。この後のエッチが凹
部の底、並びにモート領域の上の窒化物層の上からこの
酸化物を除(が、凹部の側壁の上にはこの酸化物のフィ
ラメントが残る。凹部の傾斜した側壁上にあるプラズマ
酸化物28のフィラメントが、第2の窒化物層26を薄
(ならない様に保護すると共に、チャンネル・ストッパ
の打込みにより、高すぎる濃度のチャンネル・ストッパ
種目が能動装置の区域に近すぎる所に出来ない様にする
。
この時点で、酸化物/窒化物/酸化物の異方性エッチを
実施することが好ましい。現在好ましいと考えられる実
施例では、このエッチは1.5トルの4 SCCMの酸
素、50 SCCMのCHF3.1[+0SCCMのヘ
リウム及び10 SCCMのC2F6を使う。このエッ
チが酸化物及び窒化物を大体同じ速度でエッチするが、
勿論(稠密化してないプラズマ酸化物の様な)密度の低
い酸化物は、密度の高い酸化物よりも一層速くエッチさ
れる。このエツチング工程により、(7°ラズマ酸化物
28、側壁窒化物26及びパラげ酸化物24の)側壁フ
ィラメントだけが残り、四部の底はきれいになり、窒化
物層14も幾分薄くなる(このプロセスを更に修正しな
ければ)。
実施することが好ましい。現在好ましいと考えられる実
施例では、このエッチは1.5トルの4 SCCMの酸
素、50 SCCMのCHF3.1[+0SCCMのヘ
リウム及び10 SCCMのC2F6を使う。このエッ
チが酸化物及び窒化物を大体同じ速度でエッチするが、
勿論(稠密化してないプラズマ酸化物の様な)密度の低
い酸化物は、密度の高い酸化物よりも一層速くエッチさ
れる。このエツチング工程により、(7°ラズマ酸化物
28、側壁窒化物26及びパラげ酸化物24の)側壁フ
ィラメントだけが残り、四部の底はきれいになり、窒化
物層14も幾分薄くなる(このプロセスを更に修正しな
ければ)。
この発明の別の実施例では、別のバッファ酸化物層22
(例えば稠密化したプラズマ酸化物の1、o o o
Xの層)を最初にパッド酸化物12及び第1の窒化物1
4の上にデポジットして、フォトレジスト・パターン1
6を使って、単なる酸化物/窒化物の2層の積重ねでは
なく、酸化物/窒化物/酸化物の6層の積重ねのパター
ンを定める。
(例えば稠密化したプラズマ酸化物の1、o o o
Xの層)を最初にパッド酸化物12及び第1の窒化物1
4の上にデポジットして、フォトレジスト・パターン1
6を使って、単なる酸化物/窒化物の2層の積重ねでは
なく、酸化物/窒化物/酸化物の6層の積重ねのパター
ンを定める。
この為、酸化物28、窒化物26及び酸化物24が四部
の底からエッチによって除かれる時、窒化物層14が薄
くなる代りに、バッファ酸化物22が薄くなる。これは
、第1の窒化物層14の全部の厚さが蕪きずの−1:3
−で残り、その為この厚さが正確に判ることを童味する
。この層が、制御された厚さを持つことにより、変形に
対する機械的な抵抗の程度が既知で制御され、この機械
的な抵抗がフィールV酸化の間のはい込みの程度に影響
を与える。更に別の実施例では、フィールV酸化工程の
前に、デグレーズ・エッチ(例えばH’FINH。
の底からエッチによって除かれる時、窒化物層14が薄
くなる代りに、バッファ酸化物22が薄くなる。これは
、第1の窒化物層14の全部の厚さが蕪きずの−1:3
−で残り、その為この厚さが正確に判ることを童味する
。この層が、制御された厚さを持つことにより、変形に
対する機械的な抵抗の程度が既知で制御され、この機械
的な抵抗がフィールV酸化の間のはい込みの程度に影響
を与える。更に別の実施例では、フィールV酸化工程の
前に、デグレーズ・エッチ(例えばH’FINH。
の溶液)を実施して、第1の窒化物14の上から残りの
バッファ酸化物層22(並びに側壁窒化物26から酸化
物28)を取去り、こうして第1の窒化物14(並びに
側壁窒化物26の厚さ従ってそれと共に剛性)が精密に
判って、残留酸化物のはい込みの程度をより精密に予測
することが出来る様にするととが出来る。この為、第6
図及び第7図に示す様に、バッファ酸化物層22を使う
ことにより、四部の底がきれ(・になった時、第1の窒
化物層14を無きずのまkに保つことが出来る。
バッファ酸化物層22(並びに側壁窒化物26から酸化
物28)を取去り、こうして第1の窒化物14(並びに
側壁窒化物26の厚さ従ってそれと共に剛性)が精密に
判って、残留酸化物のはい込みの程度をより精密に予測
することが出来る様にするととが出来る。この為、第6
図及び第7図に示す様に、バッファ酸化物層22を使う
ことにより、四部の底がきれ(・になった時、第1の窒
化物層14を無きずのまkに保つことが出来る。
これと対照的に、従来は、第4図及び第5図に見られる
様に、この時点で、第1の窒化物層14がかなり薄くな
っている。
様に、この時点で、第1の窒化物層14がかなり薄くな
っている。
別の実施例では、モートの底から第2の窒化物層26を
除く為に使われるエッチは酸化物に対して選択性である
。酸化物/窒化物の積重ねに対するエッチとして上に特
定した処方の02/CH3F/c2F6エッチは酸化物
に対して選択性でないが、単にこの処方中の酸素の流量
を増加することにより、酸化物に対する選択性を持たせ
ることが出来る。即ち、この別の実施例では、酸化物よ
りも窒化物を一層速くエッチするエッチを使い、この為
バッファ酸化物層22からあまり厚さを減らさずに、第
2の窒化物層26を凹部の底から確実に除くことが出来
る。
除く為に使われるエッチは酸化物に対して選択性である
。酸化物/窒化物の積重ねに対するエッチとして上に特
定した処方の02/CH3F/c2F6エッチは酸化物
に対して選択性でないが、単にこの処方中の酸素の流量
を増加することにより、酸化物に対する選択性を持たせ
ることが出来る。即ち、この別の実施例では、酸化物よ
りも窒化物を一層速くエッチするエッチを使い、この為
バッファ酸化物層22からあまり厚さを減らさずに、第
2の窒化物層26を凹部の底から確実に除くことが出来
る。
上に述べた窒化物/酸化物の全てのエツチング例で、こ
の他のエッチの組成を用いてもよい。然し、どんな場合
も、使うエッチはシリコンに対して妥当な選択性を持つ
ものにすべきである。
の他のエッチの組成を用いてもよい。然し、どんな場合
も、使うエッチはシリコンに対して妥当な選択性を持つ
ものにすべきである。
こ〜でチャンネル・ストッパの打込みを実施することが
出来る。当然ながら、チャンネル・ストッパの種目、童
及びエネルギは、特定の装置の形式、基板の種類、フィ
ールド酸化物の厚さ及び使う動作電圧に関連して選ばれ
る。サンプル例では、フィールド酸化物が8.50[]
Aで5ざルトで動作する場合、チャンネル・ストッパの
打込みは、例えば80ke■のエネルギで5E12/平
方センナの量で硼素を使う。
出来る。当然ながら、チャンネル・ストッパの種目、童
及びエネルギは、特定の装置の形式、基板の種類、フィ
ールド酸化物の厚さ及び使う動作電圧に関連して選ばれ
る。サンプル例では、フィールド酸化物が8.50[]
Aで5ざルトで動作する場合、チャンネル・ストッパの
打込みは、例えば80ke■のエネルギで5E12/平
方センナの量で硼素を使う。
この代りに、第1の窒化物層のパターンを定めた後、軽
い第1のチャンネル・ストッパの打込みを実施し、シリ
コンの凹部のエッチが行なわれた後、第2のチャンネル
−ストッパの打込みを実施することが出来る。
い第1のチャンネル・ストッパの打込みを実施し、シリ
コンの凹部のエッチが行なわれた後、第2のチャンネル
−ストッパの打込みを実施することが出来る。
別の1群の実施例では、第6図に示す様に、2工程のシ
リコン・エッチを実施する。即ち、上に述べた様に凹部
を形成し、側壁パッド酸化物24、第2の窒化物26及
びプラズマ酸化物28を溝の底から除くが、側面からは
除かない。然し、この時点で、好ましくは酸化物及び窒
化物に対して高い選択性を持つ第2のシリコン−エッチ
を実施する。サンプル例では、第1のシリコン・エッチ
は1.80[]オングストロームの深さに実施し、第2
のエッチは更に600乃至800オングストローム深い
所まで実施する。この第2のシリコン・エッチの後、量
の多いチャンネル・ストッパの打込み(例えば2 X
10”’ /平方センナ)を実施することが出来、これ
によって前に述べた様に付加的な厚い寄生的な閾値の増
加、従って放射に対する硬さが得られる。
リコン・エッチを実施する。即ち、上に述べた様に凹部
を形成し、側壁パッド酸化物24、第2の窒化物26及
びプラズマ酸化物28を溝の底から除くが、側面からは
除かない。然し、この時点で、好ましくは酸化物及び窒
化物に対して高い選択性を持つ第2のシリコン−エッチ
を実施する。サンプル例では、第1のシリコン・エッチ
は1.80[]オングストロームの深さに実施し、第2
のエッチは更に600乃至800オングストローム深い
所まで実施する。この第2のシリコン・エッチの後、量
の多いチャンネル・ストッパの打込み(例えば2 X
10”’ /平方センナ)を実施することが出来、これ
によって前に述べた様に付加的な厚い寄生的な閾値の増
加、従って放射に対する硬さが得られる。
この代りに、寄生的なフィールド酸化物トランジスタの
過剰な閾値以下の電流を避ける為、2回のチャンネル・
ストッパの打込みを実施する。第1のチャンネル・スト
ッパの打込みは第1図に示す製造段階で、シリコンの凹
部がエッチされた後、但し第2の窒化物26をデポジッ
トする前に実施する。このチャンネル中ストッパの打込
みがシリコンの四部の側壁の中に幾分拡散して、チャン
ネルの縁に於ける寄生的な漏れ通路のターンオンを防止
する。この場合、第1のチャンネル・ストッパの打込み
は比較的軽い當、例えば1E11乃至I El 2/平
方センチで80 keVにすることが好ましく、第2の
チャンネル・ストッパの打込みは前に述べた様に量の多
い打込みにする。
過剰な閾値以下の電流を避ける為、2回のチャンネル・
ストッパの打込みを実施する。第1のチャンネル・スト
ッパの打込みは第1図に示す製造段階で、シリコンの凹
部がエッチされた後、但し第2の窒化物26をデポジッ
トする前に実施する。このチャンネル中ストッパの打込
みがシリコンの四部の側壁の中に幾分拡散して、チャン
ネルの縁に於ける寄生的な漏れ通路のターンオンを防止
する。この場合、第1のチャンネル・ストッパの打込み
は比較的軽い當、例えば1E11乃至I El 2/平
方センチで80 keVにすることが好ましく、第2の
チャンネル・ストッパの打込みは前に述べた様に量の多
い打込みにする。
この発明の別の実施例では、3つの別々のチャンネル・
ストッパの打込みを実施する。第1のチャンネル・スト
ッパの打込みは、酸化物/9化物(又は酸化物/り化物
/酸化物)の積重ねのパターンを定めた後に実施する。
ストッパの打込みを実施する。第1のチャンネル・スト
ッパの打込みは、酸化物/9化物(又は酸化物/り化物
/酸化物)の積重ねのパターンを定めた後に実施する。
第2の打込みは第1のシリコン・エッチの後に実施する
。この第2の打込みは、側壁酸化物/窒化物層が凹部の
側壁の上に配置される前又は後に実施することが出来る
。
。この第2の打込みは、側壁酸化物/窒化物層が凹部の
側壁の上に配置される前又は後に実施することが出来る
。
第6のチャンネル・ストッパの打込みは、前に述べた様
に、第2のシリコン・エッチが行なわれた後に実施する
。この第3のチャンネル・ストッパの打込みがチャンネ
ル−ストッパの主なドーピング源であり、中位乃至非常
に多い量、例えば、IE12/平方センチからIE14
/平方センチまでの量で用いることが出来る。第2のチ
ャンネル・ストッパの打込みはこれより軽い量にするこ
とが好ましく、凹部の側壁の反転を防止するのに役立つ
。第1のチャンネル・ストッパの打込みは更に軽い量に
することが好ましく、前に述べた様に、主にモートの隅
に於けるフィールドが強められたことによるターンオン
を避けるのに役立つ。
に、第2のシリコン・エッチが行なわれた後に実施する
。この第3のチャンネル・ストッパの打込みがチャンネ
ル−ストッパの主なドーピング源であり、中位乃至非常
に多い量、例えば、IE12/平方センチからIE14
/平方センチまでの量で用いることが出来る。第2のチ
ャンネル・ストッパの打込みはこれより軽い量にするこ
とが好ましく、凹部の側壁の反転を防止するのに役立つ
。第1のチャンネル・ストッパの打込みは更に軽い量に
することが好ましく、前に述べた様に、主にモートの隅
に於けるフィールドが強められたことによるターンオン
を避けるのに役立つ。
2工程シリコン・エッチ形実施例の特定の利点は、窒化
物の応力によって制限される最大の垂直の長さを顧慮す
ることが出来ることである。即ち、側壁窒化物隔離技術
の主な制約は、側壁窒化物とシリコン基板の間の不釣合
が原因で生ずる機械的な応力により、フィールド酸化の
間に誘起された欠陥が原因で生ずる漏れ電流であった。
物の応力によって制限される最大の垂直の長さを顧慮す
ることが出来ることである。即ち、側壁窒化物隔離技術
の主な制約は、側壁窒化物とシリコン基板の間の不釣合
が原因で生ずる機械的な応力により、フィールド酸化の
間に誘起された欠陥が原因で生ずる漏れ電流であった。
この影響を避ける為、側壁窒化物の最大の垂直の長さを
制限しなければならない。限界は絶対値ではなく、側壁
パッド酸化物24の厚さに関係する。パラF酸化物24
の厚さが150オングストロームで、側壁窒化物層26
の厚さが400オングストロームである場合、窒化物の
垂直の長さは約1.000オングストローム未満にしな
ければならない。側壁パッド酸化物24の厚さを350
オングストロームにすれば、窒化物の垂直の長さは2,
00 Dオングストロームに長くすることが出来る。然
しどんな場合も、情化物の垂直の長さは欠陥のない限界
に制限すべきである。前述の2重シリコンeエッチ形実
施例の重要な利点は、凹部の程度を制限せずに、窒化物
の垂直の長さを制限することが出来ることである。即ち
、シリコンの凹部の深さを僅かi、o o oオングス
トロームにした場合、隔離部が完全に引込んだ形になら
ない。即ち、8.50OAの成長させたフィールド酸化
物が実質的に基板10の表面の上に突出し、こうして側
壁窒化物の1つの利点を犠牲にする。更に、この様な浅
いシリコンの凹部は、チャンネル・ストッパ種目による
能動装置領域の汚染を避ける為に、あまり量の多いチャ
ンネル・ストッパを使ってはならないことを童味する。
制限しなければならない。限界は絶対値ではなく、側壁
パッド酸化物24の厚さに関係する。パラF酸化物24
の厚さが150オングストロームで、側壁窒化物層26
の厚さが400オングストロームである場合、窒化物の
垂直の長さは約1.000オングストローム未満にしな
ければならない。側壁パッド酸化物24の厚さを350
オングストロームにすれば、窒化物の垂直の長さは2,
00 Dオングストロームに長くすることが出来る。然
しどんな場合も、情化物の垂直の長さは欠陥のない限界
に制限すべきである。前述の2重シリコンeエッチ形実
施例の重要な利点は、凹部の程度を制限せずに、窒化物
の垂直の長さを制限することが出来ることである。即ち
、シリコンの凹部の深さを僅かi、o o oオングス
トロームにした場合、隔離部が完全に引込んだ形になら
ない。即ち、8.50OAの成長させたフィールド酸化
物が実質的に基板10の表面の上に突出し、こうして側
壁窒化物の1つの利点を犠牲にする。更に、この様な浅
いシリコンの凹部は、チャンネル・ストッパ種目による
能動装置領域の汚染を避ける為に、あまり量の多いチャ
ンネル・ストッパを使ってはならないことを童味する。
この為、この発明のこの実施例は、第3図に示す様に、
量の多いチャンネル・ストッパを用いても、応力によっ
て誘起された欠陥を持たない完全に引込んだ隔離部を作
る。フィールド酸化物は大まかに云ってシリコンをエツ
チングした深さの6倍までの最終的な厚さに成長させる
ことが出来、厚いフィールド酸化物を使っても、モート
の側壁に応力によって誘起される欠陥を発生することが
ない。
量の多いチャンネル・ストッパを用いても、応力によっ
て誘起された欠陥を持たない完全に引込んだ隔離部を作
る。フィールド酸化物は大まかに云ってシリコンをエツ
チングした深さの6倍までの最終的な厚さに成長させる
ことが出来、厚いフィールド酸化物を使っても、モート
の側壁に応力によって誘起される欠陥を発生することが
ない。
半ば引込んだ隔離部の場合の別の基本的なプロセスの流
れが第8図乃至第12図に例示されている。最初に60
nmの熱酸化物層を900℃で成長させた後、1.2
00オングストロームのLPG’VD窒化シリコンを設
ける。この後、モート領域のパターンを定め、異方性プ
ラズマ・エッチを用いて、反転モート領域から、窒化物
/酸化物層を除去する。それに続いて60 nmの垂直
の乾式シリコン・エッチを行なう。次に、厚いフィール
F閾値電圧を高める為に、普通の5.0 E 12イオ
ン/ cm ”で9 Q keVの硼素のチャンネル・
ストッパの打込みを実施する。その後、HF/NH,F
溶液で60乃至60秒、スライスをエッチして、前に述
べた様な空所を作る。次にスライスをきれいにし、シリ
コンの垂直側壁の上に、900℃で15nmの応力除去
用酸化物層を成長させる。次に、40 nmのLPCV
D窒化シリコン、200nmのLPCVD 2酸化シリ
コンをデポジットし、酸化物/窒化物の積重ねを垂直に
エッチして側壁を保つ様にすることにより、側壁窒化物
酸化マスクを形成する。200nmのLPCVD #化
物層の目的は、エッチの間、側壁窒化物層が薄くなるの
を防止することである。垂直のエッチの後、湿式エツチ
ングによって、LPCVDバッファ酸化物層を除去し、
こうして頂部及び側壁の窒化物層によって完全に枠がつ
げられた能動装置領域を残す。次に、局部的なフィール
ド酸化を普通の方法で900℃で蒸気中で実施する。
れが第8図乃至第12図に例示されている。最初に60
nmの熱酸化物層を900℃で成長させた後、1.2
00オングストロームのLPG’VD窒化シリコンを設
ける。この後、モート領域のパターンを定め、異方性プ
ラズマ・エッチを用いて、反転モート領域から、窒化物
/酸化物層を除去する。それに続いて60 nmの垂直
の乾式シリコン・エッチを行なう。次に、厚いフィール
F閾値電圧を高める為に、普通の5.0 E 12イオ
ン/ cm ”で9 Q keVの硼素のチャンネル・
ストッパの打込みを実施する。その後、HF/NH,F
溶液で60乃至60秒、スライスをエッチして、前に述
べた様な空所を作る。次にスライスをきれいにし、シリ
コンの垂直側壁の上に、900℃で15nmの応力除去
用酸化物層を成長させる。次に、40 nmのLPCV
D窒化シリコン、200nmのLPCVD 2酸化シリ
コンをデポジットし、酸化物/窒化物の積重ねを垂直に
エッチして側壁を保つ様にすることにより、側壁窒化物
酸化マスクを形成する。200nmのLPCVD #化
物層の目的は、エッチの間、側壁窒化物層が薄くなるの
を防止することである。垂直のエッチの後、湿式エツチ
ングによって、LPCVDバッファ酸化物層を除去し、
こうして頂部及び側壁の窒化物層によって完全に枠がつ
げられた能動装置領域を残す。次に、局部的なフィール
ド酸化を普通の方法で900℃で蒸気中で実施する。
この発明を主に窒化シリコンの場合について説明した。
これが半導体業界で一般的に好ましい酸化マスク材料で
ある。然し、この他の酸化マスク材料も希望によって使
うことが出来る。
ある。然し、この他の酸化マスク材料も希望によって使
うことが出来る。
この発明の以上の実施例は、主にMO8集積回路を製造
する場合について説明した。然し、この発明はバイポー
ラ形集積回路の製造にも適用することが出来、次にこれ
について説明する。
する場合について説明した。然し、この発明はバイポー
ラ形集積回路の製造にも適用することが出来、次にこれ
について説明する。
第16図は、早い徊造段階に於けるバイポーラ形集積回
路構造のサンプルを示す。シリコン基板100に打込み
をして、N十埋込み層102及びP十変更層104を所
望の形に形成する。次に、基板100と埋込み層102
.104の上に軽くドープしたエピタキシャル層106
を成長させる。
路構造のサンプルを示す。シリコン基板100に打込み
をして、N十埋込み層102及びP十変更層104を所
望の形に形成する。次に、基板100と埋込み層102
.104の上に軽くドープしたエピタキシャル層106
を成長させる。
典型的には、この後N十接点領域108及びP+接点領
域110を形成し、次にこの発明を用いて、酸化物隔離
領域112を形成する。即ち、例えば350オングスト
ロームのパラ「酸化物を成長させ、その上に第1の窒化
物層(例えば1,000オングストロームのLPCVD
窒化物)をデポジットする。この窒化物/酸化物の積重
ねのパターンを定め、酸化物隔離領域112の所望の場
所を露出する。MO8フィールド酸化物を形成する場合
に適用されない酸化物隔離領域112の特定の必要条件
は、酸化物隔離領域112がエピタキシャル層106の
中をすっかり通抜けなければならないことである。更に
、これらの酸化物隔離領域は、バイポーラ処理の後の工
程をし易くする為に、完全にプレーナ形であることが好
ましい。
域110を形成し、次にこの発明を用いて、酸化物隔離
領域112を形成する。即ち、例えば350オングスト
ロームのパラ「酸化物を成長させ、その上に第1の窒化
物層(例えば1,000オングストロームのLPCVD
窒化物)をデポジットする。この窒化物/酸化物の積重
ねのパターンを定め、酸化物隔離領域112の所望の場
所を露出する。MO8フィールド酸化物を形成する場合
に適用されない酸化物隔離領域112の特定の必要条件
は、酸化物隔離領域112がエピタキシャル層106の
中をすっかり通抜けなければならないことである。更に
、これらの酸化物隔離領域は、バイポーラ処理の後の工
程をし易くする為に、完全にプレーナ形であることが好
ましい。
1.000オングストロームの窒化物層のパターンを定
めた後、酸化物及び窒化物に対して選択性を持つシリコ
ン−エッチを使って、エピタキシャル層106の厚さの
大体半分まで、凹部112をエツチングによって作る。
めた後、酸化物及び窒化物に対して選択性を持つシリコ
ン−エッチを使って、エピタキシャル層106の厚さの
大体半分まで、凹部112をエツチングによって作る。
次にこの発明に従って酸化物領域112を形成する。即
ち、シリコンの凹部をエッチした後、第1のパッド酸化
物を簡単に湿式エッチして、第1の窒化物の周縁の周り
に若干のアンダカットを入れ、薄い第2のパッド酸化物
を成長させ、薄い第2の窒化物層を同形にデポジットし
、その後長い酸化工程を実施して酸化物112を成長さ
せる。
ち、シリコンの凹部をエッチした後、第1のパッド酸化
物を簡単に湿式エッチして、第1の窒化物の周縁の周り
に若干のアンダカットを入れ、薄い第2のパッド酸化物
を成長させ、薄い第2の窒化物層を同形にデポジットし
、その後長い酸化工程を実施して酸化物112を成長さ
せる。
この実施例に於けるこの発明の重要な利点は、酸化物領
域112の横方向のはい込みが極めて厳密に制御される
ことである。
域112の横方向のはい込みが極めて厳密に制御される
ことである。
バイポーラ形処理に於けるこの発明の別の利点は、MO
8処理と異なり、酸化物を、著しく強くドープされた2
つの接点領域108,110の間に成長させる場合が多
いことである。側壁窒化物プロセスを使うことが、酸化
物成長過程の間、有害なドープ剤の移動効果を最小限に
抑えるのに役立つO この発明の別の実施例では、単なる酸化物/窒化物の積
重ねではなく、酸化物/窒化物/酸化物の積重ねを用い
て、最初に酸化物領域112のパターンを定める。前に
述べた様に、これは、酸化物領域112を形成するフィ
ールド酸化工程の間の窒化物層の厚さが精密に判ってい
ることを意味し、従って領域112の横方向のはい込み
に対するプロセス制御が更に厳密に行なわれる。
8処理と異なり、酸化物を、著しく強くドープされた2
つの接点領域108,110の間に成長させる場合が多
いことである。側壁窒化物プロセスを使うことが、酸化
物成長過程の間、有害なドープ剤の移動効果を最小限に
抑えるのに役立つO この発明の別の実施例では、単なる酸化物/窒化物の積
重ねではなく、酸化物/窒化物/酸化物の積重ねを用い
て、最初に酸化物領域112のパターンを定める。前に
述べた様に、これは、酸化物領域112を形成するフィ
ールド酸化工程の間の窒化物層の厚さが精密に判ってい
ることを意味し、従って領域112の横方向のはい込み
に対するプロセス制御が更に厳密に行なわれる。
この為、この発明はその利点として、最初に述べた全て
の目的を達成すると共に、この他の数多くの利点をもた
らす。当業者であれば明らかであるが、この発明は大幅
に変更し、修正することが出来る。この発明の範囲は特
許請求の範囲のみによって制約されることを承知された
い。
の目的を達成すると共に、この他の数多くの利点をもた
らす。当業者であれば明らかであるが、この発明は大幅
に変更し、修正することが出来る。この発明の範囲は特
許請求の範囲のみによって制約されることを承知された
い。
第1図はこの発明の第1の実施例の図で、第1の応力除
去用酸化物をその下に持つ第1の窒化物のパターンを定
め、シリコンの露出部分をエッチしである。第1の応力
除去用酸化物は、第1及び第2の窒化物の間の継目を助
ける為にアンダカットが施しである。第2図は第1図の
構造の後の処理段階を示す図で、第2の窒化物が(応力
除去の為にその下にある側壁パッド酸化物と共に)同形
にデポジットされている。第6図はこの発明の別の実施
例の製造段階を示す図で、好ましくは2工程又は6エ程
のチャンネル・ストッパの打込みと組合される2工程の
シリコン・エッチを実施する場合を示す。第4図及び第
5図はシリコンの凹部の底から第2の窒化物を除くエラ
チェ程の間に第1の窒化物が薄くなることを示した従来
のプロセスを示す図である。第6図及び第7図はこの発
明の別の実施例を示す図で、酸化物が第1の窒化物の上
にデポジットされ、第1の9化物を用いてパターンを定
め、この為、第2の窒化物を除くエッチが第1の窒化物
を完全に無きすの8:匁に残すことが出来る様にし、こ
うしてモートのはい込みに対するプロセス制御を一層よ
くすることが出来る様にすると共に、チャンネル・スト
ッパの打込みに一層強いエネルヤ及び多い量を使うこと
が出来る様にしている。第8図乃至第12図はこの発明
の1実施例のサンプルのプロセスの流れを示す一層14
図は2重のチャンネル・ストッパの打込みを実施したこ
の発明の装置の閾値以下の特性を示すり7ラフであり、
2重閾値電圧特性がなくなっていることを示している。 第15図は第3図の装置の更に後の製造段階で、フィー
ルド酸化物を成長させた後の状態を示す図、第16図は
バイポーラ製造プロセスにこの発明を用いた別の実施例
を示す図である。 主な符号の説明 10・・・・・・基板 12・・・・・・パラr酸化物層 14・・・・・・窒化シリコン層 18・・・・・・モート領域 20・・・・・・凹部領域
去用酸化物をその下に持つ第1の窒化物のパターンを定
め、シリコンの露出部分をエッチしである。第1の応力
除去用酸化物は、第1及び第2の窒化物の間の継目を助
ける為にアンダカットが施しである。第2図は第1図の
構造の後の処理段階を示す図で、第2の窒化物が(応力
除去の為にその下にある側壁パッド酸化物と共に)同形
にデポジットされている。第6図はこの発明の別の実施
例の製造段階を示す図で、好ましくは2工程又は6エ程
のチャンネル・ストッパの打込みと組合される2工程の
シリコン・エッチを実施する場合を示す。第4図及び第
5図はシリコンの凹部の底から第2の窒化物を除くエラ
チェ程の間に第1の窒化物が薄くなることを示した従来
のプロセスを示す図である。第6図及び第7図はこの発
明の別の実施例を示す図で、酸化物が第1の窒化物の上
にデポジットされ、第1の9化物を用いてパターンを定
め、この為、第2の窒化物を除くエッチが第1の窒化物
を完全に無きすの8:匁に残すことが出来る様にし、こ
うしてモートのはい込みに対するプロセス制御を一層よ
くすることが出来る様にすると共に、チャンネル・スト
ッパの打込みに一層強いエネルヤ及び多い量を使うこと
が出来る様にしている。第8図乃至第12図はこの発明
の1実施例のサンプルのプロセスの流れを示す一層14
図は2重のチャンネル・ストッパの打込みを実施したこ
の発明の装置の閾値以下の特性を示すり7ラフであり、
2重閾値電圧特性がなくなっていることを示している。 第15図は第3図の装置の更に後の製造段階で、フィー
ルド酸化物を成長させた後の状態を示す図、第16図は
バイポーラ製造プロセスにこの発明を用いた別の実施例
を示す図である。 主な符号の説明 10・・・・・・基板 12・・・・・・パラr酸化物層 14・・・・・・窒化シリコン層 18・・・・・・モート領域 20・・・・・・凹部領域
Claims (12)
- (1)単結晶シリコン基板を用意し、該基板の予定の部
分を第1のパターンの複合層で覆い、該複合層は窒化シ
リコン層並びに前記基板から離れた、前記窒化シリコン
層上のバッファ層で構成されており、前記第1のパター
ンの複合層によつて覆われていない基板内に異方性エッ
チによつて凹部を作り、該凹部の側壁及び底を覆う様に
側壁酸化マスク層をデポジツトし、前記凹部の底から前
記側壁酸化マスク層を異方性エッチによつて除いて、前
記凹部の底を実質的にきれいにし、該エッチは前記バッ
ファ層に対して選択的であり、シリコンの露出部分を酸
化して前記凹部内に隔離用酸化物を形成し、前記第1の
複合層の残りの部分を除去し、前記基板の内、前に前記
第1の複合層によつて覆われていた部分に所望の能動装
置を形成する工程から成る集積回路の製法。 - (2)特許請求の範囲第1項に記載した集積回路の製法
に於て、更に、前記酸化工程の前に前記窒化シリコン層
から前記バッファ層を除去する工程を含む集積回路の製
法。 - (3)特許請求の範囲第1項に記載した集積回路の製法
に於て、前記第1の複合層が前記側壁酸化マスク層の下
の歪み除去層を有する集積回路の製法。 - (4)特許請求の範囲第1項に記載した集積回路の製法
に於て、前記バッファ層の厚さが1,000オングスト
ロームを越える集積回路の製法。 - (5)特許請求の範囲第1項に記載した集積回路の製法
に於て、更に、前記側壁酸化マスク層の異方性エッチを
行なう工程の前に、前記側壁酸化マスク層の上に別の層
をデポジツトする工程を含み、前記側壁酸化マスク層の
異方性エッチを行なう工程により、前記別の層も前記凹
部の底から除かれる様にした集積回路の製法。 - (6)特許請求の範囲第5項に記載した集積回路の製法
に於て、前記側壁酸化マスク層が窒化シリコンで構成さ
れ、前記バッファ層が酸化シリコンで構成される集積回
路の製法。 - (7)特許請求の範囲第1項に記載した集積回路の製法
に於て、前記基板をエッチする工程が500オングスト
ローム未満の深さにエッチする集積回路の製法。 - (8)特許請求の範囲第1項に記載した集積回路の製法
に於て、前記側壁マスク層の厚さが100乃至1,00
0オングストロームの範囲内である集積回路の製法。 - (9)特許請求の範囲第1項に記載した集積回路の製法
に於て、前記酸化工程が、3,000乃至13,000
オングストロームの範囲内の厚さを持つ酸化物層を形成
する様に行なわれる集積回路の製法。 - (10)特許請求の範囲第1項に記載した集積回路の製
法に於て、前記基板の凹部が40°乃至75°の側壁角
度を持つ様にエッチされる集積回路の製法。 - (11)特許請求の範囲第1項に記載した集積回路の製
法に於て、前記第1の窒化シリコン層が500乃至3,
000オングストロームの範囲内の厚さを持つ集積回路
の製法。 - (12)特許請求の範囲第1項に記載した集積回路の製
法に於て、前記酸化工程が少なくとも900℃で少なく
とも20分間、蒸気で構成された雰囲気内で行なわれる
集積回路の製法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/621,023 US4561172A (en) | 1984-06-15 | 1984-06-15 | Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions |
US621023 | 1984-06-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6175540A true JPS6175540A (ja) | 1986-04-17 |
Family
ID=24488413
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60129747A Pending JPS6175540A (ja) | 1984-06-15 | 1985-06-14 | 集積回路の製法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4561172A (ja) |
JP (1) | JPS6175540A (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4677739A (en) * | 1984-11-29 | 1987-07-07 | Texas Instruments Incorporated | High density CMOS integrated circuit manufacturing process |
IT1200725B (it) * | 1985-08-28 | 1989-01-27 | Sgs Microelettronica Spa | Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa |
JPS6281727A (ja) * | 1985-10-05 | 1987-04-15 | Fujitsu Ltd | 埋込型素子分離溝の形成方法 |
US4775644A (en) * | 1987-06-03 | 1988-10-04 | Lsi Logic Corporation | Zero bird-beak oxide isolation scheme for integrated circuits |
JPS6410644A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
US4814290A (en) * | 1987-10-30 | 1989-03-21 | International Business Machines Corporation | Method for providing increased dopant concentration in selected regions of semiconductor devices |
US4970689A (en) * | 1988-03-07 | 1990-11-13 | International Business Machines Corporation | Charge amplifying trench memory cell |
US4914740A (en) * | 1988-03-07 | 1990-04-03 | International Business Corporation | Charge amplifying trench memory cell |
US5369051A (en) * | 1988-09-15 | 1994-11-29 | Texas Instruments Incorporated | Sidewall-sealed poly-buffered LOCOS isolation |
JPH0834261B2 (ja) * | 1992-06-17 | 1996-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Bicmos集積回路用のsoi構造体およびその製造方法 |
US5549784A (en) * | 1992-09-04 | 1996-08-27 | Intel Corporation | Method for etching silicon oxide films in a reactive ion etch system to prevent gate oxide damage |
US5371035A (en) * | 1993-02-01 | 1994-12-06 | Motorola Inc. | Method for forming electrical isolation in an integrated circuit device |
KR960005553B1 (ko) * | 1993-03-31 | 1996-04-26 | 현대전자산업주식회사 | 필드산화막 형성 방법 |
KR0156115B1 (ko) * | 1994-06-16 | 1998-12-01 | 문정환 | 반도체 소자의 격리막 구조 및 형성방법 |
US6130482A (en) * | 1995-09-26 | 2000-10-10 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
JP2762976B2 (ja) * | 1995-12-25 | 1998-06-11 | 日本電気株式会社 | 半導体装置の製造方法 |
KR100209367B1 (ko) * | 1996-04-22 | 1999-07-15 | 김영환 | 반도체 소자의 소자분리 절연막 형성방법 |
US5702978A (en) * | 1996-04-30 | 1997-12-30 | Vlsi Technology, Inc. | Sloped silicon nitride etch for smoother field oxide edge |
US5834360A (en) * | 1996-07-31 | 1998-11-10 | Stmicroelectronics, Inc. | Method of forming an improved planar isolation structure in an integrated circuit |
US6127720A (en) * | 1997-05-19 | 2000-10-03 | Matsushita Electronics Corporation | Semiconductor device and method for manufacturing the same |
US5972570A (en) * | 1997-07-17 | 1999-10-26 | International Business Machines Corporation | Method of photolithographically defining three regions with one mask step and self aligned isolation structure formed thereby |
US5891771A (en) * | 1997-12-22 | 1999-04-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessed structure for shallow trench isolation and salicide process |
KR100297737B1 (ko) * | 1998-09-24 | 2001-11-01 | 윤종용 | 반도체소자의 트렌치 소자 분리 방법 |
US6114251A (en) * | 1999-01-06 | 2000-09-05 | Advanced Micro Devices, Inc. | Method of fabrication for ultra thin nitride liner in silicon trench isolation |
DE10026924A1 (de) * | 2000-05-30 | 2001-12-20 | Infineon Technologies Ag | Kompensationsbauelement |
US6613651B1 (en) * | 2000-09-05 | 2003-09-02 | Lsi Logic Corporation | Integrated circuit isolation system |
US7133331B2 (en) * | 2000-12-28 | 2006-11-07 | Victor Company Of Japan, Limited | Recording medium having a substrate containing microscopic pattern of parallel groove and land sections and recording/reproducing equipment therefor |
KR100937661B1 (ko) * | 2007-12-24 | 2010-01-19 | 주식회사 동부하이텍 | 반도체 소자 및 이의 제조방법 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5638844A (en) * | 1979-09-05 | 1981-04-14 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
JPS5856436A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体装置の製造方法 |
JPS5898944A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS60129747A (ja) * | 1983-12-16 | 1985-07-11 | Konishiroku Photo Ind Co Ltd | 感光材料の自動現像機 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1437112A (en) * | 1973-09-07 | 1976-05-26 | Mullard Ltd | Semiconductor device manufacture |
US3966514A (en) * | 1975-06-30 | 1976-06-29 | Ibm Corporation | Method for forming dielectric isolation combining dielectric deposition and thermal oxidation |
US4219369A (en) * | 1977-09-30 | 1980-08-26 | Hitachi, Ltd. | Method of making semiconductor integrated circuit device |
JPS54115085A (en) * | 1978-02-28 | 1979-09-07 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
US4214359A (en) * | 1978-12-07 | 1980-07-29 | Bell Telephone Laboratories, Incorporated | MOS Devices having buried terminal zones under local oxide regions |
US4271583A (en) * | 1980-03-10 | 1981-06-09 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductor devices having planar recessed oxide isolation region |
JPS57111042A (en) * | 1980-12-27 | 1982-07-10 | Fujitsu Ltd | Manufacture of semiconductor device |
US4361600A (en) * | 1981-11-12 | 1982-11-30 | General Electric Company | Method of making integrated circuits |
-
1984
- 1984-06-15 US US06/621,023 patent/US4561172A/en not_active Expired - Lifetime
-
1985
- 1985-06-14 JP JP60129747A patent/JPS6175540A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5638844A (en) * | 1979-09-05 | 1981-04-14 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
JPS5856436A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体装置の製造方法 |
JPS5898944A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS60129747A (ja) * | 1983-12-16 | 1985-07-11 | Konishiroku Photo Ind Co Ltd | 感光材料の自動現像機 |
Also Published As
Publication number | Publication date |
---|---|
US4561172A (en) | 1985-12-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6175540A (ja) | 集積回路の製法 | |
US4580330A (en) | Integrated circuit isolation | |
USRE35294E (en) | Polysilicon encapsulated localized oxidation of silicon | |
US5989978A (en) | Shallow trench isolation of MOSFETS with reduced corner parasitic currents | |
JPS6340337A (ja) | 集積回路分離法 | |
US4755477A (en) | Overhang isolation technology | |
US4541167A (en) | Method for integrated circuit device isolation | |
US4538343A (en) | Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking | |
JPH05144806A (ja) | 陥凹式かつ側壁シール式ポリバツフア形ロコス分離帯を有する半導体デバイスおよびその製造方法 | |
JP2002009145A (ja) | Simox(酸素注入による分離)工程のために埋込み酸化膜厚さをパターン形成する方法 | |
JPH04268747A (ja) | 半導体基板のアクティブ領域間にフィールド酸化物を形成する方法 | |
JPH0279445A (ja) | 素子分離領域の形成方法 | |
US4398992A (en) | Defect free zero oxide encroachment process for semiconductor fabrication | |
EP0600176A1 (en) | Method for forming an electrical isolation structure in an integrated circuit | |
JPH11145273A (ja) | 半導体装置の製造方法 | |
US5371036A (en) | Locos technology with narrow silicon trench | |
JP2802600B2 (ja) | 半導体装置の製造方法 | |
JP2003297916A (ja) | シャロートレンチアイソレーション方法 | |
US5733813A (en) | Method for forming planarized field isolation regions | |
EP0641022B1 (en) | Isolation structure and method for making same | |
EP0424018A2 (en) | Integrated circuit field isolation process | |
JPS61117850A (ja) | 集積回路装置のみぞ分離処理方法 | |
JPH06216120A (ja) | 集積回路の電気的分離構造の形成方法 | |
US4635344A (en) | Method of low encroachment oxide isolation of a semiconductor device | |
JPH08125010A (ja) | 半導体装置の隔離構造とその製造方法 |