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JPS6164166A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS6164166A
JPS6164166A JP59186862A JP18686284A JPS6164166A JP S6164166 A JPS6164166 A JP S6164166A JP 59186862 A JP59186862 A JP 59186862A JP 18686284 A JP18686284 A JP 18686284A JP S6164166 A JPS6164166 A JP S6164166A
Authority
JP
Japan
Prior art keywords
layer
type
melting point
high melting
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59186862A
Other languages
English (en)
Inventor
Fujio Masuoka
富士雄 舛岡
Kiyobumi Ochii
落井　清文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP59186862A priority Critical patent/JPS6164166A/ja
Priority to EP85111272A priority patent/EP0175984B1/en
Priority to DE8585111272T priority patent/DE3576612D1/de
Publication of JPS6164166A publication Critical patent/JPS6164166A/ja
Priority to US07/009,559 priority patent/US4814841A/en
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はシリコン基板上につくられた一導電型のＭＯＳ
ＦＥＴ　（ＭＯ８凰電界効果トランジスタ）の上に、’
ｒ　　）電極を挾んで他の導電型のＭＯＳＦＥＴを重ね
て（５ｔａｃｋｓ＋ｄ　）つくる半導体装置に関する。
〔発明の技術的背景とその問題点〕
従来の相補ＭＯ３型インバータ回路図を第４図に示す。
図中１はＰチャネル型ＭＯ８）ランリスタ、２はＮチャ
ネル型ＭＯ８）ランリスタ、ｖＤＤは電源電圧、ＩＮＰ
Ｕ’ｒは共通ｆ−）大刀端子、０ＵＴＰＵＴはトランジ
スタ１，２のドレイン端どうしをオーミック接続させた
出力端子である。
上記相補ＭＯ８型インバータ回路をスタックド０ＭＯ８
構造で実現した場合の断面図を第５図に示す。図中１１
はＰ型基板、１２．１３はＮ＋＋層、１４はＮ＋プリシ
リコン層、１５は５ＩＯ２膜で、Ｎ＋＋層１２．１３、
基板１１はＮ＋ポリシリコン層１４をｆ−）電極として
Ｎチャネル型ＭＯ８）ランリスタを構成する。１６．１
７は−Ｐ＋層、１８はＮ層、１９は５Ｌ０２膜で、Ｐ＋
層１６．１７．８層１８はポリシリコン層１４をダート
電極としてＰチャネル型ＭＯ８）ラン゛リスタを構成す
る。
２０はアルミニウム層、２１はＳｉＯ□膜、２２はＰＳ
Ｇ膜である。即ちこのものは、シリコン基板側につくら
れたＮチャネルＭＯＳトランジスタのドレインと、Ｎチ
ャネルＭＯ８）ランノスタの上に、ポリシリコンをレー
ザアニール等により再単結晶化してつくられたＰチャネ
ルＭＯ８）ランリスタのドレインとを出力端子として接
続するに際し、アルミニウム層２０を介してオーミック
接続していた。なぜならばＮ＋層とＰ＋層を直接接続す
ると、接触面にＰＮ接合を生じ、一般的に？テンシャル
障壁ができてオーミックな接続とならないからである。
しかるに第５図より明らかなように、アルミニウム層２
０を介した接続には　Ｎ＋−アルミニウム接続とＰ＋−
アルミニウム接続のための双方の接触エリアが必要とな
り、集積回路の占有エリアが増大すると同時にアルミニ
ウム層のノぐターン密度も増加し、集積回路としては好
ましくなく、スタックドＣＭＯ８回路の集積度を高める
上で障害となっていた。
上記スタックド相補ＭＯ８構造のインバータ回路を用い
た一例として、第６図に相補型スタティックメモリセル
のノ９ターン平面図を、第７図にその回路図を示す。図
中Ｂ、Ｂはビット線、Ｗはワード線、３１はＰ型基板上
のＮ＋拡散層、３２．３３は相異なるチャネル製のトラ
ンジスタのドレイン間をつなぐアルミニウム層、３４〜
３７はフリップフロップを構成するトランジスタ、３８
．３９はトランスファ素子としてのトランジスタである
。このものは、アルミニウム３２．３３によるコンタク
ト分だけ、集積回路の占有エリアが増大していた。
〔発明の目的〕
高融点金属またはそのシリサイドまたは列ポリサイドは
、Ｎ型不純物ドーグされたシリコン及びＰｉ不純物ドー
プされたシリコンに対し、オーミック接触接続が可能で
ある。そこで本発明は、ポリシリコンアニール温度にも
充分耐えられる高融点金属またはそのシリサイドまたは
ポリサイドを介在させて、互に異なる不純物を有するシ
リコンどうしをオーミックに接触接続させることによシ
、スタックド相補型ＭＯＳデバイスにおける集積度を飛
躍的に高めようとするものである。
〔発明の概要〕
前記従来例の個所で述べたように、相補型回路における
異なる不純物拡散されたドレインどうしは、アルミニウ
ム層により接続されていた。
相補型集積回路の集積度を律していたアルミニ・ラム層
の密度は、スタックド構造のデバイスになって更に高密
度にならざるを得す、何らかの対処が必要となる。本発
明は、ＰチャネルＭＯ８とＮチャネルＭＯ８の内部相互
結線にアルミニウム層を一切用いないスタックド構造デ
バイスを実現するものであり、共通ダート電極を挾んで
シリコン基板側のＭＯＳ　）ランリスタを一導電型のＭ
ＯＳ　）ランリスタとし、スタックされた側のＭＯＳ　
）ランノスタを他の導電型のＭＯＳ　）ランリスタとし
、それぞれの導電型のトランジスタのドレイン端（Ｎ＋
不純物シリコンと戸不純物シリコン）どうしを、高融点
金属またはそのシリサイドまたはポリサイドを介在させ
て接触接続することにより、前記接触接続するために要
するエリアの縮少を可能ならしめたものである。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明を相補型スタックドインバータ回路に適用し
た場合の実施例で″あるが、これは第５図のものに対応
させた場合の例でちるから、対応個所には同一符号を付
して説明を省略し、特徴とする点の説明を行なう。本実
施例の特徴は、相補なる導電型ＭＯ８）ランリスタのド
レイン１２．１６を高融点金属４１で接触接続したこと
である。
上記高融点金属４１の形成法の一例としては、Ｐ型基板
１１にＮチャネル型ＭＯ８）ランリスタを形成後、ベリ
ードコンタクト孔を開けて上記Ｎチャネル型ＭＯ８）ラ
ンリスタのドレイン端のシリコンを露出させる。そして
このシリコン露出面にのみ選択的に高融点金属をデポジ
ットする方法を用いて、該高融点食Ｗ４４１を形成すれ
ばよい。
第１図のものにあっては、第５図の如き相異なる導電型
ＭＯ８）ランリスタのドレイン間を接続するアルミニウ
ム層２０が不要であり、上記ドレイン間に挾まれる高融
点金属４１があればよいから、スタックドＣＭＯＳの集
積度を上げることができる。また上記高融点金属は上記
ドレイン間を直接オーミック接続することが可能である
。また上記高融点金属４１は、ＰチャネルＭＯ８）ラン
リスタを形成する際のポリシリコンアニール温度にも充
分耐えることができる。
上記スタックドＣＭＯ８構造のインバータ回路を用いた
一例として、第２図に相補型スタティックメモリセルの
ツクターン平面図を、第３図に第２図Ａ−Ａ線に沿う断
面図を示す。図中Ｂ、Ｂはビット線、Ｗはワード線、５
１はＰ型基板５２上のＮ＋拡散層、４１１．４１２は相
異なるチャネル塁のトランジスタのドレイン間をつなぐ
高融点金属層、５３はｆ−）電極のＮ型ポリシリコン層
、５４は再単結晶化したＰ型ＭＯ８のソース領域のＰ＋
層、５５は再単結晶化したＰ型ＭＯ８のドレイン領域の
Ｐ＋層、５６は再単結晶化したＰ聾ＭＯ８のチャネル領
域のＮ層、５７〜６０はＳ　ｔｏ　２嘆、６１はＰＳＧ
膜である。
このものは、第６図の如きアルミニウム層３２．３３に
よる接続が不要となυ、Ｎ７リコン層５１、Ｎ型ポリシ
リコ７層５３、高融点金属層４１１、Ｐシリコ／層５５
０４層績み上げ接続が可能となり、高融点金属によりコ
ンタクトが縮小された分だけ、第６図のものより横方向
の面積が縮小され、セル寸法の縮小化が可能となるもの
である。
なお本発明は実施例のみに限らず、種々の応用が可能で
ある。例えば実施例では、相異なる導電型のトランジス
タのドレイン間を高融点金属で接触接続したが、そのシ
リサイドまたはポリサイドを用いてもよい。また実施例
では、高融点金属をコンタクトホール内に選択的にデポ
ジットした場合を示したが、再単結晶化されたシリコン
層の下に高融点金属が部分的に張り付けられた構造とし
ても、同一の効果が得られることは明らかである。
〔発明の効果〕
以上説明した如く本発明によれば、高融点金属またはそ
のクリサイドまたはポリサイドを用いて、スタックドＣ
ＭＯＳデバイスの集積度を飛躍的に向上させることがで
きるものである。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図はその応用
例を示すＡターン平面図、第３図は第２図のＡ−Ａ線に
沿う断面図、第４図は相補型インバータ回路図、第５図
は同回路をスタックドＣＭＯ８構成で実現した場合の断
面図、第６図はその応用例を示すパターン平面図、第７
図は同ノ９ターンの等価回路図である。 １１・・・Ｐ型基板、１２・・・Ｎ＋型ドレイン層、１
３・・・Ｎ＋型ソース層、１４・・・Ｎ＋ポリシリコン
ダート、１６〜１８・・・再単結晶化層、４１・・・島
融点金属居。 出題人代理人　　弁理士　鈴　江　武　套筒　１　口 第３図 ｂ２ 第４図 第５図 第６図 第７図

Claims (1)

    【特許請求の範囲】
  1. 　シリコン基板側の一導電型のＭＯＳＦＥＴの上に他の
    導電型のＭＯＳＦＥＴを重ねて形成し、前記相異なる導
    電型ＭＯＳＦＥＴの相異なる極性の不純物を有するドレ
    イン端を、高融点金属またはそのシリサイドまたはポリ
    サイドを介在させて接触接続することにより、前記ドレ
    イン電極どうしをオーミックに接続したことを特徴とす
    る半導体装置。
JP59186862A 1984-09-06 1984-09-06 半導体装置 Pending JPS6164166A (ja)

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DE8585111272T DE3576612D1 (de) 1984-09-06 1985-09-06 Halbleiteranordnung mit mos-transistoren.
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