JPS6164152A - Ｃ−ｍｏｓ回路 - Google Patents
Ｃ−ｍｏｓ回路Info
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- JPS6164152A JPS6164152A JP59186785A JP18678584A JPS6164152A JP S6164152 A JPS6164152 A JP S6164152A JP 59186785 A JP59186785 A JP 59186785A JP 18678584 A JP18678584 A JP 18678584A JP S6164152 A JPS6164152 A JP S6164152A
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- JP
- Japan
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- mos
- mos circuit
- type
- circuit
- input
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｐ型基板に形成されたＣ−ＭＯ５回路に関し
、過大入力時に生じるラッチアップを防止しようとする
ものである。
、過大入力時に生じるラッチアップを防止しようとする
ものである。
Ｃ−ＭＯ５回路はＰチャネルＭＯＳＩ−ランジスタとＮ
チャネルＭＯＳ）ランジスタを直列に電源Ｖ ｃｃ、
Ｖ ｓｓ間に接続し、これらのトランジスタのゲート
に共通に入力を加え、これらのトランジスタの直列接続
点を出力端とする。Ｃ−ＭＯＳ回路を形成する半導体基
板はＰ型、Ｎ型いずれでもよいが、Ｐ型の場合を第３図
に示す。この図で１０はＰ型半導体基板、１２は基板１
０に形成したＮ型のウェル、１４．１６はＰ型基板１０
に形成したＮ 型拡散層、２０．２２はＮ型のウェル１
２に形成したＰ＋型拡散層、１８．２４はゲート電極で
ある。２０，２２．２４はＰチャネルＭＯＳトランジス
タＱ１を形成し、２０．２２はそのドレイン、ソース、
２４がゲートである。１４，１６，１８はＮチャネルＭ
ＯＳトランジスタを形成し、１４．１６がソース、ドレ
イン、１８がゲートである。トランジスタＱ１のソース
２２は、ウェル１２と共に電源Ｖｃｃへ接続され、トラ
ンジスタＱｌ、Ｑ２のドレイン１６．２０は互いに接続
されて出力端ＯＵＴとなり、トランジスタＱ２のソース
１４は電源Ｖｓｓへ接続される。一般にＶｃｃは５Ｖ、
Ｖｓｓは０■であり、基４反１０はグランドへ接続され
る。しかし、高速化や寄生素子効果の抑制を狙って基Ｆ
ｊ、１０へは−３，５〜−４，ＯＶの負のバソクゲート
ハイアス電圧を与えるものがある。
チャネルＭＯＳ）ランジスタを直列に電源Ｖ ｃｃ、
Ｖ ｓｓ間に接続し、これらのトランジスタのゲート
に共通に入力を加え、これらのトランジスタの直列接続
点を出力端とする。Ｃ−ＭＯＳ回路を形成する半導体基
板はＰ型、Ｎ型いずれでもよいが、Ｐ型の場合を第３図
に示す。この図で１０はＰ型半導体基板、１２は基板１
０に形成したＮ型のウェル、１４．１６はＰ型基板１０
に形成したＮ 型拡散層、２０．２２はＮ型のウェル１
２に形成したＰ＋型拡散層、１８．２４はゲート電極で
ある。２０，２２．２４はＰチャネルＭＯＳトランジス
タＱ１を形成し、２０．２２はそのドレイン、ソース、
２４がゲートである。１４，１６，１８はＮチャネルＭ
ＯＳトランジスタを形成し、１４．１６がソース、ドレ
イン、１８がゲートである。トランジスタＱ１のソース
２２は、ウェル１２と共に電源Ｖｃｃへ接続され、トラ
ンジスタＱｌ、Ｑ２のドレイン１６．２０は互いに接続
されて出力端ＯＵＴとなり、トランジスタＱ２のソース
１４は電源Ｖｓｓへ接続される。一般にＶｃｃは５Ｖ、
Ｖｓｓは０■であり、基４反１０はグランドへ接続され
る。しかし、高速化や寄生素子効果の抑制を狙って基Ｆ
ｊ、１０へは−３，５〜−４，ＯＶの負のバソクゲート
ハイアス電圧を与えるものがある。
Ｐ型基板に負電圧を与えるＣ−ＭＯＳ回路では、次の問
題がある。即ちＰ型基板のＣ−ＭＯＳ回路ではＮ型ウェ
ル１２とＰ型基板１０とＮ＋＋ソース領域１４でＮＰＮ
！−ランジスタ（Ｑａとする）を構成し、またＰ＋型
ソース領域２２とＮ型ウェル１２とＰ型基板１０でＰＮ
Ｐ ）ランリスク（Ｑｂとする）を構成し、これらを全
体では第４図に示すようにサイリスクを構成する。この
サイリスクは２層１０とＮ層１４との間が導通伏感にな
れば全体が導通し、層２２，１２，１０．１４を通って
電源ＶｃｃからＶｓｓへ電流が流れる。この電流は抵抗
などの電流制限素子がなければ短絡電流となり、場合に
よっては素子を破壊する。
題がある。即ちＰ型基板のＣ−ＭＯＳ回路ではＮ型ウェ
ル１２とＰ型基板１０とＮ＋＋ソース領域１４でＮＰＮ
！−ランジスタ（Ｑａとする）を構成し、またＰ＋型
ソース領域２２とＮ型ウェル１２とＰ型基板１０でＰＮ
Ｐ ）ランリスク（Ｑｂとする）を構成し、これらを全
体では第４図に示すようにサイリスクを構成する。この
サイリスクは２層１０とＮ層１４との間が導通伏感にな
れば全体が導通し、層２２，１２，１０．１４を通って
電源ＶｃｃからＶｓｓへ電流が流れる。この電流は抵抗
などの電流制限素子がなければ短絡電流となり、場合に
よっては素子を破壊する。
しかし通常はこのようなことは起らない。即ち基板１０
は負電位にバイアスされ、ソース領域１４はＶｓｓ（グ
ランド）へ接続されているなら、層１４．１０間のＰＮ
接合は逆バイアスされており、電流は流れない。該電流
はトランジスタＱａのヘース電流となるものであるから
、結局Ｑａはオフである。
は負電位にバイアスされ、ソース領域１４はＶｓｓ（グ
ランド）へ接続されているなら、層１４．１０間のＰＮ
接合は逆バイアスされており、電流は流れない。該電流
はトランジスタＱａのヘース電流となるものであるから
、結局Ｑａはオフである。
しかし入力ＩＮに過大な電圧が加わると、層１４．１０
間のＰＮ接合がオンになることがある。
間のＰＮ接合がオンになることがある。
即ちこの種のＣ−ＭＯＳ回路ではトランジスタＱ１、Ｑ
２のゲート保護のために第５図に示すように、ゲート、
ソース間を短絡したＭＯＳ、トランジスタＱ３が入力端
子ＩＮ、電源Ｖｓｓ間に接続される。第５図で２６．２
８はＮ＋型領領域、トランジスタＱ３のソース、ドレイ
ン領域を形成する。
２のゲート保護のために第５図に示すように、ゲート、
ソース間を短絡したＭＯＳ、トランジスタＱ３が入力端
子ＩＮ、電源Ｖｓｓ間に接続される。第５図で２６．２
８はＮ＋型領領域、トランジスタＱ３のソース、ドレイ
ン領域を形成する。
３０はゲート電極でソース領域２６と共に電源Ｖｓｓへ
接続され、そしてドレイン領域２８は入力端子ＩＮへ接
続される。入力端ＩＮにノイズなどにより正の過大電圧
例えば＋２４Ｖ程度が印加されるとドレイン領域２８と
基板１０との間のＰＮ接合がブレークダウンし、過大電
圧はバルクへ落されて基板１０の電位が上昇し、Ｐ型基
板１０とＮ＋＋層２６との間のＰＮ接合が順バイアスさ
れるという問題が生じる。即ち、基板１０は負電位にバ
イアスされているが、この負電位はチャージポンプ型の
基板バイアス発生器によって与えられており、これは基
板を強力に負電圧に保持する能力はなくて、上記ブレー
クダウンで基板に多量の電荷が注入されると基板電位を
変動させてしまう。前述のように２６．１０間が順バイ
アスされて電流がａこれると、サイリスク （１４，１
０，１２，２２）はオンになり、Ｃ−ＭＯＳ回路がラッ
チアップする。
接続され、そしてドレイン領域２８は入力端子ＩＮへ接
続される。入力端ＩＮにノイズなどにより正の過大電圧
例えば＋２４Ｖ程度が印加されるとドレイン領域２８と
基板１０との間のＰＮ接合がブレークダウンし、過大電
圧はバルクへ落されて基板１０の電位が上昇し、Ｐ型基
板１０とＮ＋＋層２６との間のＰＮ接合が順バイアスさ
れるという問題が生じる。即ち、基板１０は負電位にバ
イアスされているが、この負電位はチャージポンプ型の
基板バイアス発生器によって与えられており、これは基
板を強力に負電圧に保持する能力はなくて、上記ブレー
クダウンで基板に多量の電荷が注入されると基板電位を
変動させてしまう。前述のように２６．１０間が順バイ
アスされて電流がａこれると、サイリスク （１４，１
０，１２，２２）はオンになり、Ｃ−ＭＯＳ回路がラッ
チアップする。
本発明はか＼る点を改善し、簡単な手段でＣ−ＭＯＳ回
路のラッチアップを防止しようとするものである。
路のラッチアップを防止しようとするものである。
本発明は、バソクゲートハイアスの与えられる半導体基
板に形成されたＣ−ＭＯＳ回路において、端子ピンに接
続される該Ｃ−ＭＯＳ回路の入／出力端と電源間にゼナ
ーダイオードを接続して、該入出力端に過大電圧が印加
されるときＣ−ＭＯＳ回路に発生するラッチアップを阻
止するようにしてなることを特徴とするものである。次
に実施例を参照しながら構成作用を説明する。
板に形成されたＣ−ＭＯＳ回路において、端子ピンに接
続される該Ｃ−ＭＯＳ回路の入／出力端と電源間にゼナ
ーダイオードを接続して、該入出力端に過大電圧が印加
されるときＣ−ＭＯＳ回路に発生するラッチアップを阻
止するようにしてなることを特徴とするものである。次
に実施例を参照しながら構成作用を説明する。
第１図は本発明の実施例を示し、（ａ＋はＣ−ＭＯＳ
ＬＳＩの入力段に通用した例、（ｂｌは同出力段に通
用した例を示す。ＱＩ Ｑ２はＣ−ＭＯＳインバータ
を構成するＰチャネル、Ｎチャネル各ＭＯＳＩ−ランリ
スク、Ｑ３はダ・イオード接続されたＭＯＳ）ランリス
クである。第１図（２１１に示すようにツェナーダイオ
ードＤｌ、Ｄ２を入力端ＩＮと電流ＶＳＳとの間に接続
すれば、入力端ＩＮに過大正電圧が印加してもラソチア
・ノブは生じない。即ちこの場合は第５図の層２８．１
０間のＰＮ接合がブレークダウンする前にゼナーダイオ
ードＤ１゜Ｄ２がブレークダウンし、過大正電圧を電源
Ｖｓｓ（グランド）へ落としてしまうので、該層２８゜
１０間のＰＮ接合のブレークダウンは発生せず、従って
基板１０の電位上昇、層１４，１０間のＰＮ接合の順バ
イアス、トランジスタＱａのオン従ってＣ−ＭＯＳイン
バータＱｌ、Ｑ２のラッチアップは発生しない。
ＬＳＩの入力段に通用した例、（ｂｌは同出力段に通
用した例を示す。ＱＩ Ｑ２はＣ−ＭＯＳインバータ
を構成するＰチャネル、Ｎチャネル各ＭＯＳＩ−ランリ
スク、Ｑ３はダ・イオード接続されたＭＯＳ）ランリス
クである。第１図（２１１に示すようにツェナーダイオ
ードＤｌ、Ｄ２を入力端ＩＮと電流ＶＳＳとの間に接続
すれば、入力端ＩＮに過大正電圧が印加してもラソチア
・ノブは生じない。即ちこの場合は第５図の層２８．１
０間のＰＮ接合がブレークダウンする前にゼナーダイオ
ードＤ１゜Ｄ２がブレークダウンし、過大正電圧を電源
Ｖｓｓ（グランド）へ落としてしまうので、該層２８゜
１０間のＰＮ接合のブレークダウンは発生せず、従って
基板１０の電位上昇、層１４，１０間のＰＮ接合の順バ
イアス、トランジスタＱａのオン従ってＣ−ＭＯＳイン
バータＱｌ、Ｑ２のラッチアップは発生しない。
第１図山）のような出力段回路でも、出力端ＯＵＴにノ
イズなどにより過大正電圧が印加されると、Ｃ−ＭＯＳ
インバータＱｌ、Ｑ２にラッチアップが発生する。即ち
この場合もＰ型基板上のトランジスタＱｌ、Ｑ２は第３
図から推測されるようにサイリスクを構成しており、出
力端ＯＵＴに過大正電圧が印加すると層１６．１０間の
ＰＮ接合がブレークダウンし、基板１０の電位を押し上
げ、層１４．１０間のＰＮ接合を順バイアスし、サイリ
スク（１４，１０，１２，２２）をオンにする。
イズなどにより過大正電圧が印加されると、Ｃ−ＭＯＳ
インバータＱｌ、Ｑ２にラッチアップが発生する。即ち
この場合もＰ型基板上のトランジスタＱｌ、Ｑ２は第３
図から推測されるようにサイリスクを構成しており、出
力端ＯＵＴに過大正電圧が印加すると層１６．１０間の
ＰＮ接合がブレークダウンし、基板１０の電位を押し上
げ、層１４．１０間のＰＮ接合を順バイアスし、サイリ
スク（１４，１０，１２，２２）をオンにする。
これを防くには出力端ＯＵＴと電源Ｖｓｓとの間にツェ
ナーダイオードＤｉ、Ｄ２を接続し、出力端ＯＵＴに過
大正電圧が加われば該ゼナーダイオードがブレークダウ
ンして該過大正電圧を電源Ｖｓｓへ落すようにするのが
よい。
ナーダイオードＤｉ、Ｄ２を接続し、出力端ＯＵＴに過
大正電圧が加われば該ゼナーダイオードがブレークダウ
ンして該過大正電圧を電源Ｖｓｓへ落すようにするのが
よい。
ツェナーダイオ−）”Ｄｉ、Ｄ２の直列接続個数及びツ
ェナーダイオード単体のブレークダウン電圧などは、上
記の層１６．１０間又は層２８，１０間のブレークダウ
ンが生じる前に該ゼナーダイオードがブレークダウンし
、そして正常な入出力信号電圧ではブレークダウンしな
いような値に選定する。ツェナーダイオードのブレーク
ダウン電圧は通常９■程度である。なお第１図（ａｌ、
（ｂ）の入力端ＩＮ及び出力端ＯＵＴはＬＳＩパッケ
ージの端子ピンになるものであり、作業者の手が触れた
等により過大電圧が加わり易いものである。ＶｃＣ。
ェナーダイオード単体のブレークダウン電圧などは、上
記の層１６．１０間又は層２８，１０間のブレークダウ
ンが生じる前に該ゼナーダイオードがブレークダウンし
、そして正常な入出力信号電圧ではブレークダウンしな
いような値に選定する。ツェナーダイオードのブレーク
ダウン電圧は通常９■程度である。なお第１図（ａｌ、
（ｂ）の入力端ＩＮ及び出力端ＯＵＴはＬＳＩパッケ
ージの端子ピンになるものであり、作業者の手が触れた
等により過大電圧が加わり易いものである。ＶｃＣ。
Ｖｓｓも端子ピンを通して外部より供給される電源であ
る。
る。
第２図はゼナーダイオードＤＩ、Ｄ２のＰ型箔Ｆｉ１０
上の構造を示す。Ｐ型基板１０にＮ型ウェル３６を形成
し、酸ウェルにＰ＋型層３４．Ｎ”型層４０を形成し、
Ｐ型層３４にはＮ＋型層３２をまたＮ 型層４０にはＰ
型層３８を形成し、５３２．３４でゼナーダイオード
Ｄ１をそして層３８．４０でゼナーダイオードＤ２を構
成する。
上の構造を示す。Ｐ型基板１０にＮ型ウェル３６を形成
し、酸ウェルにＰ＋型層３４．Ｎ”型層４０を形成し、
Ｐ型層３４にはＮ＋型層３２をまたＮ 型層４０にはＰ
型層３８を形成し、５３２．３４でゼナーダイオード
Ｄ１をそして層３８．４０でゼナーダイオードＤ２を構
成する。
Ｎウェル３６により分離されているので、ゼナーダイオ
ードＤｉ、Ｄ２がブレークダウンしても、チャージポン
プ型基板バイアス発生器により負電位を与えられている
基Ｆｊ、１０の電位に変動を生じることはない。なおゼ
ナーダイオードＤ２側のＮウェルは省略してもよい。
ードＤｉ、Ｄ２がブレークダウンしても、チャージポン
プ型基板バイアス発生器により負電位を与えられている
基Ｆｊ、１０の電位に変動を生じることはない。なおゼ
ナーダイオードＤ２側のＮウェルは省略してもよい。
以上説明したように本発明ではゼナーダイオードを接続
するという簡単な手段でＰ基板搭載Ｃ−ＭＯＳインバー
タの過大正入力電圧時のラッチアップを防止でき、甚だ
有効である。
するという簡単な手段でＰ基板搭載Ｃ−ＭＯＳインバー
タの過大正入力電圧時のラッチアップを防止でき、甚だ
有効である。
第１図は本発明の実施例を示す回路図、第２図はゼナー
ダイオードの構造を示す説明図、第３図〜第５図はラッ
チアップの説明図である。 図面で、１０はＰ型半導体基板、Ｑｌ、Ｑ２はＣ−ＭＯ
Ｓインバータを構成するＭｏｓ＋−ランリスク、ＩＮ、
ＯＵＴは人、出力端子ピン、Ｖｃｃ。 Ｖｓｓは電源、Ｄｉ、Ｄ２はゼナーダイオード、Ｑ３は
ダイオード接続されたＭｏＳトランジスタである。
ダイオードの構造を示す説明図、第３図〜第５図はラッ
チアップの説明図である。 図面で、１０はＰ型半導体基板、Ｑｌ、Ｑ２はＣ−ＭＯ
Ｓインバータを構成するＭｏｓ＋−ランリスク、ＩＮ、
ＯＵＴは人、出力端子ピン、Ｖｃｃ。 Ｖｓｓは電源、Ｄｉ、Ｄ２はゼナーダイオード、Ｑ３は
ダイオード接続されたＭｏＳトランジスタである。
Claims (3)
- （１）バックゲートバイアスが与えられる半導体基板に
形成されたＣ−ＭＯＳ回路において、端子ピンに接続さ
れる該Ｃ−ＭＯＳ回路の入／出力端と電源間にゼナーダ
イオードを接続して、該入出力端に過大電圧が印加され
るときＣ−ＭＯＳ回路に発生するラッチアップを阻止す
るようにしてなることを特徴とするＣ−ＭＯＳ回路。 - （２）Ｃ−ＭＯＳ回路が入力段Ｃ−ＭＯＳ回路であり、
入力端とグランド側電源との間にダイオード接続された
ＭＯＳトランジスタが接続され、ゼナーダイオードは該
ＭＯＳトランジスタに並列に接続されたことを特徴とす
る特許請求の範囲第１項記載のＣ−ＭＯＳ回路。 - （３）Ｃ−ＭＯＳ回路が出力段Ｃ−ＭＯＳ回路であり、
出力端とグランド側電源との間にゼナーダイオードが接
続されてなることを特徴とする特許請求の範囲第２項記
載のＣ−ＭＯＳ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186785A JPS6164152A (ja) | 1984-09-06 | 1984-09-06 | Ｃ−ｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186785A JPS6164152A (ja) | 1984-09-06 | 1984-09-06 | Ｃ−ｍｏｓ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6164152A true JPS6164152A (ja) | 1986-04-02 |
Family
ID=16194548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186785A Pending JPS6164152A (ja) | 1984-09-06 | 1984-09-06 | Ｃ−ｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6164152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
| JP2004512685A (ja) * | 2000-10-16 | 2004-04-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 過電圧保護を備えた集積回路及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211880A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5771179A (en) * | 1980-10-22 | 1982-05-01 | Hitachi Ltd | Input protective circuit device |
-
1984
- 1984-09-06 JP JP59186785A patent/JPS6164152A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211880A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5771179A (en) * | 1980-10-22 | 1982-05-01 | Hitachi Ltd | Input protective circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
| JP2004512685A (ja) * | 2000-10-16 | 2004-04-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 過電圧保護を備えた集積回路及びその製造方法 |
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