JPS6150370A - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor deviceInfo
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置の製造方法に関し、特にＥＰＲＯＭ
あるいはＥ２ ＰＲＯＭのフローティングゲートの分離
に使用されるものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a method for manufacturing a semiconductor device, and in particular to a method for manufacturing an EPROM.
Alternatively, it is used to isolate the floating gate of E2 PROM.
ＥＰＲＯＭあるい１．ｔＥ２ ＰＲＯＭｆ７）分離Ｌｔ
’７ ローティ゛ングゲートの分離によってなされ、
従来第３図（ａ）及び（ｂ）に示すような方法により行
なわれている。まず、Ｐ−型シリコン基板１の表面に選
択酸化法によりフィールド酸化膜２を形成する。次に、
露出した基板１表面に第１のゲート酸化膜３を形成する
。続いて、全面に７０−テインググートとなる多結晶シ
リコンＩ！４を堆積する。EPROM or 1. tE2 PROMf7) Separation Lt
'7 Made by separating the rotating gate,
Conventionally, this has been carried out by a method as shown in FIGS. 3(a) and 3(b). First, a field oxide film 2 is formed on the surface of a P-type silicon substrate 1 by selective oxidation. next,
A first gate oxide film 3 is formed on the exposed surface of the substrate 1. Next, polycrystalline silicon I which becomes 70-teinggut on the entire surface! Deposit 4.
つづいて、多結晶シリコン膜４上に部分的にホトレジス
トパターン５を形成する（第３図（ａ）図示）。次いで
、このホトレジストパターン５をマスクとして第１の多
結晶シリコン躾４をエツチングする（同図（ｂ）図示）
。次いで、ホトレジストパターン５を除去した後、第１
の多結晶シリコン膜４の酸化による第２のゲート酸化膜
形成、第２の多結晶シリコン膜の堆積、バターニングに
よるコントロールゲート及びフローティングゲートの形
成、イオン注入によるソース、ドレイン形成を行ない、
ＥＰＲＯＭあるいはＥ２ＰＲＯＭを製造する。Subsequently, a photoresist pattern 5 is partially formed on the polycrystalline silicon film 4 (as shown in FIG. 3(a)). Next, using this photoresist pattern 5 as a mask, the first polycrystalline silicon layer 4 is etched (as shown in FIG. 3(b)).
. Next, after removing the photoresist pattern 5, the first
A second gate oxide film is formed by oxidizing the polycrystalline silicon film 4, a second polycrystalline silicon film is deposited, a control gate and a floating gate are formed by buttering, a source and a drain are formed by ion implantation,
Manufacture EPROM or E2PROM.
上述したように従来の方法では、メモリセルの間隔はホ
トレジストパターンの間隔（第３図（ｂ）中Ｘで表示）
で決定される。この間隔は露光技術１ により決
まるため、ＥＰＲＯＭやＥ２ＰＲＯＭの大容量化は露光
技術に支配される。As mentioned above, in the conventional method, the spacing between memory cells is the spacing between photoresist patterns (indicated by X in FIG. 3(b)).
determined by This interval is determined by the exposure technology 1, so increasing the capacity of EPROMs and E2PROMs is controlled by the exposure technology.
また、大容量化を目的としない場合でもフローティング
ゲートのカップリング面積が小さくなるので、セル特性
が劣るという欠点がある。Further, even when the purpose is not to increase the capacity, the coupling area of the floating gate becomes small, resulting in poor cell characteristics.
露光技術の限界よりも微細な幅でフローティングゲート
を分離し、大容量、またはセル特性の良好なＥＰＲＯＭ
あるいはＥ２ ＰＲＯＭ等の半導体装置を製造し得る方
法を提供しようとするものである。EPROM with large capacity or good cell characteristics by separating the floating gate with a width finer than the limit of exposure technology
Alternatively, it is an attempt to provide a method for manufacturing semiconductor devices such as E2 PROM.
本発明の半導体装置の製造方法は、半導体基板上に順次
積層して形成された第１のゲート絶縁膜、第１のゲート
電極、第２のゲート絶縁膜及び第２のゲート電極と、こ
れらの積層体の両側方の基板表面に形成された基板と逆
導電型の不純物領域とを有する半導体装置を製造するに
あたり、半導体基板上に第１のゲート絶縁膜を介して第
１のゲート電極材料（例えば多結晶シリコン膜）を堆積
する工程と、該第１のゲート電極材料上に耐酸化性膜（
例えば窒化膜）及び被酸化性膜（例えば多結晶シリコン
膜）を順次堆積する工程と、該被酸化性膜の一部を選択
的にエツチングして分離する工程と、分離された被酸化
性膜を酸化して酸化膜に変換し、その体積を膨張させる
工程と、該酸化膜をマスクとして前記耐酸化性膜をエツ
チングする工程と、前記酸化膜を除去した後、前記耐酸
化性膜をマスクとして前記第１のゲート電極材料をエツ
チングする工程とを具備したことを特徴とするものであ
る。The method for manufacturing a semiconductor device of the present invention includes a first gate insulating film, a first gate electrode, a second gate insulating film, and a second gate electrode, which are sequentially stacked on a semiconductor substrate; When manufacturing a semiconductor device having impurity regions of opposite conductivity type to the substrate formed on the surfaces of the substrates on both sides of the stack, a first gate electrode material ( For example, a step of depositing a polycrystalline silicon film) and an oxidation-resistant film (
A step of sequentially depositing a nitride film (for example, a nitride film) and an oxidizable film (for example, a polycrystalline silicon film), a step of selectively etching and separating a part of the oxidizable film, and a step of separating the separated oxidizable film. a step of oxidizing and converting it into an oxide film and expanding its volume; a step of etching the oxidation-resistant film using the oxide film as a mask; and a step of etching the oxidation-resistant film using the oxide film as a mask. The method is characterized by comprising a step of etching the first gate electrode material.
このような方法によれば、被酸化性膜を酸化して酸化膜
に変換した際の体積膨張により酸化膜を露光技術の限界
より微細な幅で分離することができ、引続き行なわれる
エツチングにより、フローティングゲートとなる第１の
ゲート電極材料も微細な幅で分離することができる。こ
の結果、ＥＰＲＯＭやＥ２ ＰＲＯＭの大容量化または
セル特性の向上を達成することができる。According to this method, the oxide film can be separated by a width finer than the limit of exposure technology due to volume expansion when the oxidizable film is oxidized and converted into an oxide film, and the subsequent etching The first gate electrode material that becomes the floating gate can also be separated with a fine width. As a result, it is possible to increase the capacity of EPROM or E2 PROM or improve cell characteristics.
以下、本発明方法をＥＰＲＯＭの製造に適用した実施例
を第１図（ａ）〜（Ｑ）及び第２図を参照して説明する
。なお、第１図（ａ）〜（Ｑ）は本発明方法によるＥＰ
ＲＯＭの製造工程を示す断面図、第２図は製造されたＥ
ＰＲＯＭの平面図（ただし配線は省略）を示し、第１図
（ａ）〜（ｄ）は第２図のＡ−Ａ線に沿う断面を製造工
程順に、また第１図（ｅ）〜（Ｑ）は第２図のＥ−配線
に沿う断面を製造工程順にそれぞれ示すものである。Hereinafter, an embodiment in which the method of the present invention is applied to the manufacture of an EPROM will be described with reference to FIGS. 1(a) to (Q) and FIG. 2. In addition, FIGS. 1(a) to (Q) show EP obtained by the method of the present invention.
A cross-sectional view showing the manufacturing process of ROM, Figure 2 shows the manufactured E
A plan view of the PROM (however, wiring is omitted) is shown, and FIGS. 1(a) to (d) show cross sections taken along line A-A in FIG. 2 in the order of manufacturing steps, and FIGS. 1(e) to (Q ) are cross-sections taken along the E-wiring line in FIG. 2 in the order of manufacturing steps.
まず、比抵抗１０Ω−αのＰ−型シリコン基板１１表面
に選択酸化法により膜厚０．８−のフィールド酸化１１
２を形成した後、露出した基板１１表面に膜厚４００人
の第１のゲート酸化１１１３を形成する。次に、全面に
第１のゲート電極（フローティングゲート）となる膜厚
０．４譚の多結晶シリコン膜１４を堆積し、ＰＯＣｎ３
を拡散源としてリンをドープした後、更に全面に膜厚０
．１譚の窒化シリコン膜（耐酸化性膜）１５及び膜厚０
．３譚の多結晶シリコン膜（被酸化１１１６を順次堆積
し、ＰＯＣｎ３を拡散源としてリンをドープする。つづ
いて、多結晶シリコン膜１６上に幅０．８４の開孔を有
するホトレジストパターン１７を形成した後、これをマ
スクとしてＣ９，２とＨ２からなる反応性イオンガスに
より露出している多結晶シリコン膜１６をエツチングし
て多結晶シリコン膜１６を分離する（第１図（ａ）図示
）。次いで、前記ホトレジストパターン１７を除去した
後、９５０℃のウェット酸素雰囲気中で熱酸化を行ない
、前記多結晶シリコン膜１６を全て多結晶シリコン酸化
膜１８に変換する。この熱酸化により形成される多結晶
シリコン酸化ｌ！１８は体積膨張し、横方向にも０．２
）ＪＩｒＬ拡がり、分離幅は０．４ ｔｍとなる。つづ
いて、多結晶シリコン酸化ｌ！１８をマスクとしてＣＦ
４とＨ２からなる反応性イオンガスにより露出している
窒化シリコン膜１５をエツチングする（同図（ｂ）図示
）。First, a field oxidation film 11 with a film thickness of 0.8-1 was applied to the surface of a P-type silicon substrate 11 with a specific resistance of 10 Ω-α by selective oxidation.
After forming 2, a first gate oxide 1113 having a thickness of 400 nm is formed on the exposed surface of the substrate 11. Next, a polycrystalline silicon film 14 with a thickness of 0.4 cm is deposited on the entire surface to become the first gate electrode (floating gate), and POCn3
After doping with phosphorus using as a diffusion source, the entire surface is further coated with a film thickness of 0.
．． 1 silicon nitride film (oxidation resistant film) 15 and film thickness 0
．． Three polycrystalline silicon films (oxidized 1116) are sequentially deposited and doped with phosphorus using POCn3 as a diffusion source.Subsequently, a photoresist pattern 17 having an opening with a width of 0.84 is formed on the polycrystalline silicon film 16. Thereafter, using this as a mask, the exposed polycrystalline silicon film 16 is etched with a reactive ion gas consisting of C9,2 and H2 to separate the polycrystalline silicon film 16 (as shown in FIG. 1(a)). Next, after removing the photoresist pattern 17, thermal oxidation is performed in a wet oxygen atmosphere at 950° C. to convert all of the polycrystalline silicon film 16 into a polycrystalline silicon oxide film 18. Crystalline silicon oxide l!18 expands in volume and also in the lateral direction by 0.2
) JIrL spread and separation width is 0.4 tm. Next, polycrystalline silicon oxide l! CF with 18 as a mask
The exposed silicon nitride film 15 is etched using a reactive ion gas consisting of 4 and H2 (as shown in FIG. 4(b)).
次いで、前記多結晶シリコン酸化膜１８をｌ
Ｎ８４ Ｆ中で除去した後、窒化シリコン膜１５をマ
スクとしてＣｇ、２とＨ２からなる反応性イオンガスに
より露出している多結晶シリコン膜１４をエツチングす
る（同図（Ｃ）図示）。つづいて、前記窒化シリコン膜
１５を熱リン酸中で除去した後、１０００℃のドライ酸
素雰囲気中で熱酸化を行ない、多結晶シリコン１１１４
の表面に膜厚５００人の第２のゲート酸化１１１９を形
成する。つづいて、全面に第２のゲート電極（コントロ
ールゲート）となる膜厚０．４譚の多結晶シリコン膜２
０を堆積した後、ＰＯＣｊ２３を拡散源として多結晶シ
リコン２０にリンをドープするく同図（ｄ）図示）。Next, the polycrystalline silicon oxide film 18 is
After removal in N84 F, the exposed polycrystalline silicon film 14 is etched using a reactive ion gas consisting of Cg, 2 and H2 using the silicon nitride film 15 as a mask (as shown in FIG. 2C). Subsequently, after removing the silicon nitride film 15 in hot phosphoric acid, thermal oxidation is performed in a dry oxygen atmosphere at 1000° C. to form polycrystalline silicon 1114.
A second gate oxide 1119 with a thickness of 500 nm is formed on the surface. Next, a polycrystalline silicon film 2 with a thickness of 0.4 mm is formed on the entire surface to serve as the second gate electrode (control gate).
After depositing phosphorus, the polycrystalline silicon 20 is doped with phosphorus using the POCj 23 as a diffusion source (as shown in FIG. 4(d)).
次いで、多結晶シリコン膜２０上にホトレジストパター
ン２）を形成した後、これをマスクとしてＣＡ２とＨ２
からなる反応性イオンガスにより多結晶シリコン膜２０
を、ＮＨ４Ｆにより第２のゲート酸化ｌ！１９を、前記
反応性イオンガスにより多結晶シリコン膜１４を、更に
Ｎ８４ Ｆにより第１のゲート酸化膜１３を順次エツチ
ングし、フローティングゲート２２及びコントロールゲ
ート２３を形成する（同図（ｅ）図示）。つづいて、前
記ホトレジストパターン２）を除去した後、コントロー
ルゲート２３をマスクとしてＡｓ＋を加速エネルギー４
０ｋｅＶ、ドーズ［２，５Ｘ １０１ ’ｃｔｎ ”の
条件でイオン注入する。つづいて、１０００℃のドライ
酸素雰囲気中で熱酸化を行ない、フローティングゲート
２２、コントロールゲート２３及び基板１１の露出面に
熱酸化膜２４を形成するとともにヒ素を拡散させてＮ＋
型ソース、ドレイン領域２５．２６を形成する （同図
（ｆ）図示）。つづいて、全面゛に膜厚１．０譚のパツ
シベーシション膜２７を堆積した後、コンタクトホール
を開孔する。つづいて、全面に膜厚１．ＯｐのＡｆｉ−
８ｉｇ！を蒸着した後、パターニングして配線２８．２
８を形成し、Ｅ Ｐ ＲＯＭセルを製造する（同図（ｇ
）図示）。Next, after forming a photoresist pattern 2) on the polycrystalline silicon film 20, CA2 and H2 are formed using this as a mask.
The polycrystalline silicon film 20 is
, and the second gate oxidation l! with NH4F. 19, the polycrystalline silicon film 14 is etched using the reactive ion gas, and the first gate oxide film 13 is sequentially etched using N84 F to form a floating gate 22 and a control gate 23 (as shown in FIG. 2(e)). . Subsequently, after removing the photoresist pattern 2), using the control gate 23 as a mask, As+ is applied with an acceleration energy of 4
Ion implantation is performed under the conditions of 0 keV and a dose of [2,5×101 'ctn''. Next, thermal oxidation is performed in a dry oxygen atmosphere at 1000° C. to thermally oxidize the exposed surfaces of the floating gate 22, control gate 23, and substrate 11. While forming the film 24, arsenic is diffused and N+
Type source and drain regions 25 and 26 are formed (as shown in the same figure (f)). Subsequently, a passivation film 27 having a thickness of 1.0 mm is deposited on the entire surface, and then contact holes are formed. Next, apply a film thickness of 1. Op's Afi-
8ig! After evaporating, patterning and wiring 28.2
8 to manufacture an E P ROM cell (see (g) in the same figure).
).
しかして本発明方法によれば、第１図（ａ）の工程で多
結晶シリコンｌ１１６を露光技術の限界である０、８譚
の分離幅で分離した後、同図（ｂ）の工程で熱酸化を行
ない、多結晶シリコン族１６を多結晶シリコン酸化膜１
８に変換して体積膨張させることにより分離幅を０．４
譚とすることができる。この結果、反応性イオンガスを
用い、多結晶シリコン酸化膜１８をマスクとして窒化シ
リコン膜１５をエツチングし、更に多結晶シリコン酸化
膜１８除去後に窒化シリコン膜１５をマスクとして多結
晶シリコン膜１４をエツチングすることにより最終的な
７０＝テイングゲート２２を露光技術の限界よりも微細
な分離幅で分離することができる。However, according to the method of the present invention, after separating polycrystalline silicon l116 with a separation width of 0.8 tan, which is the limit of exposure technology, in the step shown in FIG. Oxidation is performed to transform the polycrystalline silicon group 16 into a polycrystalline silicon oxide film 1.
By converting to 8 and expanding the volume, the separation width is 0.4.
It can be a story. As a result, using reactive ion gas, the silicon nitride film 15 is etched using the polycrystalline silicon oxide film 18 as a mask, and after the polycrystalline silicon oxide film 18 is removed, the polycrystalline silicon film 14 is etched using the silicon nitride film 15 as a mask. By doing so, the final 70=taing gates 22 can be separated with a separation width finer than the limit of exposure technology.
したがって、メモリセルの集積度を向上することにより
ＥＰＲＯＭの大容量化を達成することができる。また、
大容量化を目的としない場合でも、フローティングゲー
ト２２のカップリング面積を大きくすることができるの
で、セル特性を向上することができる。Therefore, by increasing the degree of integration of memory cells, it is possible to increase the capacity of the EPROM. Also,
Even if the purpose is not to increase the capacity, the coupling area of the floating gate 22 can be increased, so the cell characteristics can be improved.
なお、上記実施例では本発明方法をＥ Ｐ ＲＯＭの製
造に適用した場合について説明したが、本発明方法はＡ
２ ＰＲＯＭの製造にも同様に適用できることは勿論で
ある。In addition, in the above embodiment, the case where the method of the present invention was applied to the manufacture of EP ROM was explained, but the method of the present invention is applicable to A.
It goes without saying that the present invention can be similarly applied to the manufacture of 2 PROM.
以上詳述した如く本発明方法によれば、ＥＰＲＯＭある
いはＥ２ ＦＲＯＭなどの大容量化又はセル特性の向上
を達成できる等顕著な効果を奏するものである。As detailed above, according to the method of the present invention, remarkable effects can be achieved, such as increasing the capacity of EPROM or E2 FROM, and improving cell characteristics.
第１図（ａン〜（Ｑ）は本発明の実施例におけるＥＰＲ
ＯＭの製造方法を示す断面図、第２図は本発明の実施例
において製造されたＥＰＲＯＭの平面図、第３図（ａ）
及び（ｂ）は従来のフローティングゲートの分離方法を
示す断面図である。
１１・・・Ｐ−型シリコン基板、１２・・・フィールド
酸化膜、１３・・・第１のゲート酸化膜、１４・・・多
結晶シリコン膜（第１のゲート電極材料）、１５・・・
窯化シリコンｌ（耐酸化性ＩＩ）、１６・・・多結晶シ
リコン膜（被酸化性膜）、１７．２）・・・ホトレジス
トパターン、１８・・・熱酸化膜、１９・・・第２のゲ
ート酸化膜、２０・・・多結晶シリコン膜（第２のゲｌ
−１Ｍ［３１＞ 、 ２２°°°７°−７“／’
ｊ’ｊ−１−。
２３・・・コントロー家ルグート、２４・・・熱酸化膜
、２５．２６・・・Ｎ＋型ソース、ドレイン領域、２７
・・・パッシベーション膜、２８・・・配線。
出願人代理人 弁理士 鈴江武彦
第１図
第１図FIG. 1 (a-Q) shows EPR in the embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a method for manufacturing an OM; FIG. 2 is a plan view of an EPROM manufactured in an embodiment of the present invention; FIG. 3(a)
and (b) is a cross-sectional view showing a conventional floating gate isolation method. DESCRIPTION OF SYMBOLS 11... P- type silicon substrate, 12... Field oxide film, 13... First gate oxide film, 14... Polycrystalline silicon film (first gate electrode material), 15...
Ceramic silicon l (oxidation resistance II), 16... Polycrystalline silicon film (oxidizable film), 17.2)... Photoresist pattern, 18... Thermal oxide film, 19... Second gate oxide film, 20...polycrystalline silicon film (second gel
-1M[31>, 22°°°7°-7"/'
j'j-1-. 23...Controller Lugut, 24...Thermal oxide film, 25.26...N+ type source, drain region, 27
... Passivation film, 28... Wiring. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 1
Claims (3)
ート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及
び第２のゲート電極と、これらの積層体の両側方の基板
表面に形成された基板と逆導電型の不純物領域とを有す
る半導体装置を製造するにあたり、半導体基板上に第１
のゲート絶縁膜を介して第１のゲート電極材料を堆積す
る工程と、該第１のゲート電極材料上に耐酸化性膜及び
被酸化性膜を順次堆積する工程と、該被酸化性膜の一部
を選択的にエッチングして分離する工程と、分離された
被酸化性膜を酸化して酸化膜に変換し、その体積を膨張
させる工程と、該酸化膜をマスクとして前記耐酸化性膜
をエッチングする工程と、前記酸化膜を除去した後、前
記耐酸化性膜をマスクとして前記第１のゲート電極材料
をエッチングする工程とを具備したことを特徴とする半
導体装置の製造方法。(1) A first gate insulating film, a first gate electrode, a second gate insulating film, and a second gate electrode that are sequentially stacked on a semiconductor substrate, and substrates on both sides of the stacked structure. In manufacturing a semiconductor device having a substrate and an impurity region of opposite conductivity type formed on the surface, a first layer is formed on the semiconductor substrate.
a step of depositing a first gate electrode material through a gate insulating film; a step of sequentially depositing an oxidation-resistant film and an oxidizable film on the first gate electrode material; a step of selectively etching and separating a part; a step of oxidizing the separated oxidizable film to convert it into an oxide film and expanding its volume; and using the oxide film as a mask, the oxidation-resistant film and, after removing the oxide film, etching the first gate electrode material using the oxidation-resistant film as a mask.
料を反応性イオンによりエッチングすることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。(2) The method for manufacturing a semiconductor device according to claim 1, wherein the oxidizable film, the oxidation-resistant film, and the first gate electrode material are etched using reactive ions.
ＲＯＭのフローティングゲートであることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。(3) The first gate electrode is EPROM or E^2P
2. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is a floating gate of a ROM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172730A JPS6150370A (en) | 1984-08-20 | 1984-08-20 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172730A JPS6150370A (en) | 1984-08-20 | 1984-08-20 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150370A true JPS6150370A (en) | 1986-03-12 |
Family
ID=15947254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172730A Pending JPS6150370A (en) | 1984-08-20 | 1984-08-20 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150370A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2634318A1 (en) * | 1988-07-13 | 1990-01-19 | Commissariat Energie Atomique | METHOD FOR MANUFACTURING INTEGRATED MEMORY CELL |
| DE10020259B4 (en) * | 1999-04-22 | 2009-07-02 | Samsung Electronics Co., Ltd., Suwon | Method for producing floating gates in a semiconductor device |
-
1984
- 1984-08-20 JP JP59172730A patent/JPS6150370A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2634318A1 (en) * | 1988-07-13 | 1990-01-19 | Commissariat Energie Atomique | METHOD FOR MANUFACTURING INTEGRATED MEMORY CELL |
| US5011787A (en) * | 1988-07-13 | 1991-04-30 | Commissariat A L'energie Atomique | Production of an integrated memory cell |
| DE10020259B4 (en) * | 1999-04-22 | 2009-07-02 | Samsung Electronics Co., Ltd., Suwon | Method for producing floating gates in a semiconductor device |
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