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JPS6148976A - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

Info

Publication number
JPS6148976A
JPS6148976A JP59170914A JP17091484A JPS6148976A JP S6148976 A JPS6148976 A JP S6148976A JP 59170914 A JP59170914 A JP 59170914A JP 17091484 A JP17091484 A JP 17091484A JP S6148976 A JPS6148976 A JP S6148976A
Authority
JP
Japan
Prior art keywords
layer
single crystal
region
film transistor
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59170914A
Other languages
English (en)
Inventor
Yoshifumi Tsunekawa
吉文 恒川
Hiroyuki Oshima
弘之 大島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP59170914A priority Critical patent/JPS6148976A/ja
Publication of JPS6148976A publication Critical patent/JPS6148976A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/67Thin-film transistors [TFT]
    • H10D30/6704Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/67Thin-film transistors [TFT]
    • H10D30/6729Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/67Thin-film transistors [TFT]
    • H10D30/674Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743Silicon

Landscapes

  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、薄膜トランジスタの構造に関するものである
〔従来技術〕
近年、7v膜トランジスタ(以下TPTと記す)の、デ
バイスへの応用が急速に進んでいる。
この理由としては、製造工程が簡単なこと、素子間分離
が、絶縁基板上に形成するので、容易に行なえること、
さらに浮遊容量が減らせるなどが考えられる。
しかしながら、単結晶シリコンに形成するバルクMO3
)ランジスタと比較すると、TPTは電荷担体が運ばれ
る半導体領域が非単結晶シリコン層(以下非単結晶Si
層)であることから、電荷担体の移動度が低い値におさ
えられる。したがってトランジスタ特性は、第4図の破
線に示すような、しきい値電圧が高く応答速度の鈍い9
、Y性である。
そこで特性を向上させる為に種々の工程が考えられてい
る。例えば、非単結晶81層のレーザーアニール、ある
いは帯域溶融法による再結晶化である。しかしこれら方
法では、大面積を均一に再結晶化することは、非常に困
難であり、構成されたTPTはその特性に、大きなバラ
ツキが生ずるこのような不均一性を解決する手段として
は、再結晶化を行なう前の結晶状態のままで特性を上げ
ることを考える必要がある。すなわち構造を変えること
で特性を上げる必要がある。その為の具体的な手段は、
チャネル領域の非単結晶Si層の薄膜化である。薄膜化
を進めることで、TFTは、低ゲート電圧で、オン状態
となり、しきい値電圧が下がり、オン電流が増加し、応
答速度およびオン/オフ比等の特性の向上が可能となる
しかし従来のTPTの製造方法は、非単結晶81層の熱
酸化によるゲート酸化膜形成の際、非単結晶Si層全面
を熱酸化する為、熱酸化後の非単結晶81層膜厚は、ソ
ース領域・ドレイン領域・チャネル領域すべて等しくな
る。故に、チャネル領域の熱酸化後の非単結晶81層膜
厚を薄くしてTUFTを作製すると、ソース領域・ドレ
イン領域の非単結晶Si層が薄い為、゛1+i、極材料
とのコンタクト形成の際必要となるコンタクトホールの
形成が困難となる上、コンタクト抵抗およびソース領域
・ドレイン領域の抵抗が増大し、TFl13性が、制約
されるという問題点があった。
〔目的〕
本発明はこのような問題点を解決するもので、その目的
とするところは、非単結晶Si、4の熱酸化によりゲー
ト絶縁膜形成の隙、窒化シリコンをマスクとして用い、
非単結晶Si層のチャネル領域を選択的に熱酸化し、ソ
ース領域・ドレイン領域の熱酸化後の非単結晶81層膜
厚は厚く、チャネル領域は荀<シて、コンタクト特性・
トランジスタ特性等の良好なTIPTの構造を提供する
ことにある。
〔概要〕
本発明は絶縁基板上に、非単結晶81層および絶縁層を
、層構造にして構成されるTIPTの、非単結晶Si層
に形成されるソース領域とドレイン領域間のチャネル領
域の膜厚を、窒化シリコンをマスクとして用いた、選択
的熱酸化により、局所的に薄くした構造を有することを
特徴とする。
〔実施例〕
以下、本発明について実施例に基づき説明する第1図に
、従来の製造工程により形成された一般的なでFTの構
造を、第2図に、本発明に基づき形成したTPTの構造
を示す。
構造上の差は、従来例では、熱酸化後の非単結晶81層
膜厚が均一であるが、本発明によるTPTは、ソース領
域・ドレイン領域のコンタクト形成部では厚く、チャネ
ル領域では薄くなっていることにある。また選択的熱酸
化のマスクに使用したffl化シリコン層は、コンタク
トホール形成時に、眉間絶縁膜6と同時にエツチングす
れば、コンタクト特性に問題とならないので、選択熱酸
化後エツチングする必要はなく、工程の上でも簡略に行
なうことができる。
次に、製造工程について、第3図を用いて説明する。
まず絶縁基板上に、化学気相成長法等により、非単結晶
81層を形成し、エツチングして島状にする。続いて、
同様な方法により酸化シリコン居および窒化シリコン層
を形成、選択エツチングをすれば、第3図(α)のよう
になる。ここで、熱酸化を行なうと、第3図(b)の様
になる。酸化膜の厚さは、処理時間等により正確に制御
できるので、熱酸化後のチャネル領域の非単結晶j9 
i %3の膜厚は、任意に設定できる。次に、非単結晶
S1層への不純物元素の導入により、導電性を良好にし
たゲート電極、あるいは他の導電性の優れた材料により
ゲート電極を形成し、続いて、ホウ紫あるいはリン等の
不純物元素を、非単結晶Si層9にイオン打ち込み等に
より導入して、ソース領域・ドレイン領域を形成する。
ゲート電極5を厚く設定すれば、不純物元素のチャネル
領域への進入はないので自己整合により、ソース領域・
ドレイン領域の形成が可能となる。これらにより、第6
図(c)の如く構成となる。次に、1間絶縁膜6を形成
し、コンタクトホールを開け、アルミニウム等電極材料
の形成、エツチングにより、第3図(d)の如く構造の
TNTが、構成される。
第4図に、従来の非単結晶領域が、ソース領域・ドレイ
ン領域・チャネル領域にわたって均一の膜厚で、コンタ
クトホールの形成が量産を考慮した上で、容易にでき、
しかも良好なコンタクト特性が容易に得られる程度の膜
厚(〜7QOλ)のTPT特性(破#りと、本発明の構
造で、チャネル領域が約2801で、ソース領域・ドレ
イン領域は前記同様的700XであるTIFTの特性を
示す。
しきい値電圧が下がり、ドレイン電流の立ち上がりが急
峻となっていることが明確である。ゲート電圧5vで比
較すれば、従来のTIPTより、ドレイン電流は、5桁
以上の増加である。
またオフ電流も従来の構造のものより、1桁以上下がっ
ている。
第4図は例としてNチャネルTIFTの特性が示しであ
るが、PチャネルTPTについても同様の特性が出力で
きる。
加えて、選択的熱酸化後、窒化シリコン層をエツチング
により取り去り、第5図の如く構造と、したTIFTも
可能である。このような構造にすることにより、コンタ
クトホール形成の際、二酸化シリコンのエツチングのみ
で行なうことができる。
〔効果〕
以上述べたように、本発明によれば、ソース・ドレイン
・チャネル領域の膜厚が量産時に効率良く適切なコンタ
クトホール形成ができ、さらに良好なコンタクト特性を
可能にする膜厚である非単結晶Si層を用いる従来の構
造のTIFTと比較して、窒化シリコン層をマスクとし
た、選択的熱酸化により、チャネル領域のみ、非単結晶
81層の膜厚を薄くするという構造にしたことで、しき
い値電圧が下がり、オン電流が増加、さらに、オフ電流
が減少し、TNT特性が大巾に向上したので、応答速度
の速いTNT特性を必要とするデバイスへの応用を可能
にするものであり、また特に1量産時にも安定した特性
を提供できるなど、多大な効果を有するものである。
【図面の簡単な説明】
第1図は、従来の構造のTII’T構造を示す図。 第2図は、本発明による構造を示す図。 第3図(α)〜Cd)は、一実施例を工程順に示す図で
ある。 第4図は、従来のTPT特性(破線)と、本発明のTP
T特性(実線)を示す図。条件はドレイン電圧5v、形
成はチャネル長が5μ犠で、チャネル幅が10μ惧であ
る。 第5図は、窒化シリコン層を除去して、形成したTPT
の構造を示す図。 1・・・・・・絶縁基板 2・・・・・・ソースあるいはドレイン領域3・・・・
・・チャネル領域 4・・・・・・ゲート絶縁層   5・・・・・・ゲート電極 6・・・・・・層間絶縁層 7・・・・・・電極 8・・・・・・窒化シリコン層 9・・・・・・非単結晶シリコン 10・・・イオンビーム 以  上

Claims (3)

    【特許請求の範囲】
  1. (1)絶縁基板上に、非単結晶シリコン層および絶縁層
    を、層構造にして構成される薄膜トランジスタの、前記
    非単結晶シリコン層に形成されるソース領域とドレイン
    領域間のチャネル領域の膜厚を、局所的に薄くした構造
    を有することを特徴とする薄膜トランジスタ。
  2. (2)前記非単結晶シリコン層上のゲート絶縁膜の膜厚
    は、前記チャネル領域およびその近傍上の方がその他の
    領域より厚いことを特徴とする特許請求の範囲第1項記
    載の薄膜トランジスタ。
  3. (3)少なくとも前記ソース領域およびドレイン領域上
    に、窒化シリコン層が存在することを特徴とする特許請
    求の範囲第1項記載の薄膜トランジスタ。
JP59170914A 1984-08-16 1984-08-16 薄膜トランジスタ Pending JPS6148976A (ja)

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