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JPS6145272B2 - - Google Patents

Info

Publication number
JPS6145272B2
JPS6145272B2 JP83500320A JP50032082A JPS6145272B2 JP S6145272 B2 JPS6145272 B2 JP S6145272B2 JP 83500320 A JP83500320 A JP 83500320A JP 50032082 A JP50032082 A JP 50032082A JP S6145272 B2 JPS6145272 B2 JP S6145272B2
Authority
JP
Japan
Prior art keywords
data
module
page
execution
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP83500320A
Other languages
English (en)
Other versions
JPS57502003A (ja
Inventor
Rooransu Hooru Furoora
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisys Corp
Original Assignee
Burroughs Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Burroughs Corp filed Critical Burroughs Corp
Publication of JPS57502003A publication Critical patent/JPS57502003A/ja
Publication of JPS6145272B2 publication Critical patent/JPS6145272B2/ja
Expired legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/16Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
    • CCHEMISTRY; METALLURGY
    • C08ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08LCOMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L51/00Compositions of graft polymers in which the grafted component is obtained by reactions only involving carbon-to-carbon unsaturated bonds; Compositions of derivatives of such polymers
    • C08L51/04Compositions of graft polymers in which the grafted component is obtained by reactions only involving carbon-to-carbon unsaturated bonds; Compositions of derivatives of such polymers grafted on to rubbers
    • CCHEMISTRY; METALLURGY
    • C08ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08LCOMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L71/00Compositions of polyethers obtained by reactions forming an ether link in the main chain; Compositions of derivatives of such polymers
    • C08L71/08Polyethers derived from hydroxy compounds or from their metallic derivatives
    • C08L71/10Polyethers derived from hydroxy compounds or from their metallic derivatives from phenols
    • C08L71/12Polyphenylene oxides
    • C08L71/123Polyphenylene oxides not modified by chemical after-treatment
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802Instruction prefetching
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802Instruction prefetching
    • G06F9/3814Implementation provisions of instruction buffers, e.g. prefetch buffer; banks

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Polymers & Plastics (AREA)
  • Organic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Medicinal Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Multi Processors (AREA)
  • Manufacture Of Macromolecular Shaped Articles (AREA)
  • Compositions Of Macromolecular Compounds (AREA)
  • Memory System (AREA)
  • Small-Scale Networks (AREA)

Description

請求の範囲 1 第1の部分および第2の部分を備え、 前記第1の部分は、データを与える取出モジユ
ールを含み、 前記第2の部分は、 複数の切換可能なページを有するメモリと、 データ処理動作の実行に使用するために前記複
数のページの1つからデータを読出すと同時に、
一方で次のデータ処理動作に使用するために必要
とされるデータを前記ページの異なる1つのペー
ジに書込ませる、読出および書込手段と、 前記ページの1つから読出されたデータに応答
してデータ処理動作を実行する第1の実行モジユ
ールと、 前記第1の実行モジユールが1つのページにお
けるデータに関するデータ処理を完了した後に、
前記1つのページが新しいデータをその中に書込
ませることができるようになる一方で、他のペー
ジが前記読出および書込手段によつて読出され得
るようにページが切換わる態様で、前記ページを
切換える切換手段とを含み、 前記メモリは選択的にアドレス可能であり、前
記メモリに与えられる複合アドレスは、前記取出
モジユールによつて与えられる書込アドレスまた
は前記第1の実行モジユールによつて与えられる
読出アドレスのいずれかと、与えられた書込アド
レスまたは読出アドレスが供給されるべき特定の
ページを選択する。前記第2の部分によつて与え
られる所定の数のビツトとを含み、前記第2の部
分は、前記所定の数のビツトの値を変えることに
より前記ページを切換え、かつ前記メモリは、前
記取出モジユールおよび前記第1の実行モジユー
ルの各々に、前記所定の数のビツトによつて選択
されたページにおける選択された位置をランダム
にアドレスさせるようにランダムにアクセス可能
であり、 前記第1の部分によつて与えられたデータを、
新しいデータをその中に書込可能な、前記第2の
部分の1つのページに書込むための転送手段をさ
らに備えた、データ処理システム。 2 前記第2の部分は、どのページから新たなデ
ータをその中に書込可能かを示す手段を含む、請
求の範囲第1項記載のデータ処理システム。 3 前記第2の部分は、1つのページにおける新
たなデータの書込がいつ終了したかを示す手段を
含む、請求の範囲第2項記載のデータ処理システ
ム。 4 前記メモリは2つのページを備え、前記所定
の数のビツトは1ビツトであり、前記第2の部分
は前記1ビツトの値を変えることによつて前記ペ
ージを切換える、請求の範囲第1項、第2項また
は第3項のいずれかに記載のデータ処理シスム。 5 前記メモリは、スクラツチパツドメモリであ
る、請求の範囲第1項、第2項、第3項または第
4項のいずれかに記載のデータ処理システム。 6 前記第1の実行モジユールと同じ構成を有
し、前記転送手段を介して前記取出モジユールか
らデータを交互に受ける第2の実行モジユールを
含む、請求の範囲第1項記載のデータ処理システ
ム。 7 データ処理システムを作動させるための方法
であつて、 一方のページがデータ処理動作の実行に使用で
きると同時に他方のページが後続のデータ処理動
作のためにデータを受信できるように配置された
複数の切換可能なページを有するメモリを与える
ステツプと、 読出アドレスまたは書込アドレスと、与えられ
た書込アドレスまたは読出アドレスが与えられる
特定のページを決定する所定の数のビツトとを含
む複合アドレスを用いて、データ読取可能なペー
ジからデータを読出し、同時にデータ受信可能な
ページに新たなデータを書込むことによつてデー
タ処理動作を実行するステツプと、 前記所定の数のビツトの値を変えることによつ
て、データ処理が完了したページが新たなデータ
を受信可能になる間に、データを受信した他方の
ページがデータ処理動作において使用可能となる
ように、そのような使用に利用できるページに関
するデータ処理完了ごとに前記ペーを切換えるス
テツプとを含み、 前記メモリからの前記読出と前記メモリへの前
記書込は、ランダムな態様で行なわれる、方法。 8 前記メモリは2つのページを含み、前記所定
の数のビツトは1ビツトであり、前記切換ステツ
プは、前記1ビツトの値を変えることによつて行
なわれる、請求の範囲第7項記載の方法。 発明の背景 この発明は、一般的にはデータ処理装置に関す
るものであり、さらに特定すれば、データ処理動
作の性能向上のために改良された装置および方法
に関するものである。 多くの形式のデータ処理システムにおいて、そ
れぞれのタスクはタスクの同時実行ができるよう
に、数個のより小規摸なデータ処理装置またはモ
ジユールによつて数個のより小さいタスクに分け
られる。このような方法は、これらのより小規模
なデータ処理モジユールの各々をタスクの特定の
部分の実行に対して最適化させるが、モジユール
間の部分的に完了されたタスクの転送は多量のオ
ーバヘツドを伴なう。 たとえば、上述のようなシステムにおいて、モ
ジユール間のデータ転送を実行する典型的な方法
は、モジユール間でデータが非同期的に転送され
るようにそれぞれのモジユールごとに入出力スク
ラツチパツド待ち行列を与える方法である。上述
の方法を実行するには、送信モジユールは転送さ
れるべきデータを出力待ち行列内に配置し、次い
でそれを忘れる。データ受入れが可能なときに、
出力待ち行列は非同期的にデータを受信モジユー
ルの入力待ち行列へ転送する。その後、受信モジ
ユールが転送されたデータを必要とするときに
は、受信モジユールはその入力待ち行列から簡単
にデータを読出す。この方法で入出力待ち行列を
使用することは、モジユールの動作を同期させな
ければならないという問題を解決するが、しかし
ながら、待ち行列の構造は高価でありまた多量の
オーバヘツドを含むという欠点も持つている。 もちろん、モジユール間のデータ転送を実現す
るより直接的な方法は、オーバヘツドペナルテイ
がほとんどあるいはまつたくない状態でデータが
直接転送されることができるように、単にモジユ
ール間に十分な配線を施すことである。しかしな
がら、そのような方法は大規摸で高価な相互結合
構造を必要とするばかりでなく、データがより経
済的なスクラツチパツドよりもむしろレジスタの
中に存在することを必要とする。 発明の概要 それゆえに、この発明の主たる目的は、データ
処理システム内におけるユニツト間のデータ転送
のための改良された装置および方法を提供するこ
とである。 この発明のより特定的な目的は、転送オーバヘ
ツドを十分に減縮させるように、データ処理シス
テム内におけるデータ処理モジユール間のデータ
転送のための経済的な装置および方法を提供する
ことである。 この発明の他の目的は、比較的簡単で経済的な
相互接続構成を用いたデータ処理システムのユニ
ツト間でデータ転送を行なうことである。 この発明のさらに他の目的は、転送されるべき
データがスクラツチパツドメモリ内に完全に存在
するデータ処理システムのユニツト間でデータ転
送を行なうことである。 これらの目的は、この発明によるデータ処理シ
ステムの好ましい実施例において、2つの切換可
能なページに論理的に分割されたスクラツチパツ
ドメモリを受信モジユールに与えることによつて
為遂げられる。動作期間中において、一方のペー
ジが送信モジユールによつて書込可能となり、他
方のページは受信モジユールによつて読出され
る。それぞれのページは、送信モジユールが特定
の順番でデータを送る必要がないように、また受
信モジユールが或る位置から他の位置へデータを
転送するのに時間を要することがないように、対
応するモジユールによつてランダムにアドレス可
能である。受信モジユールが一方のページの読出
を終了し、そして他のページで利用できる新しい
データのブロツクを要求したとき(送信モジユー
ルによつて書込まれた結果)、2つのページは論
理的に切換わる。これはデータの転送なしに行な
われる。その代わりに、必要となることは、送信
および受信モジユールによつてアドレスされたペ
ーが効果的に切換わるように、アドレスビツトが
トグルされることだけである。このようにして、
本質的にゼロ時間(極端に速いアドレスビツトを
トグルするために必要とされる時間)において、
完全に新しいデータのブロツクが受信モジユール
のアドレス可能なページに現われる。データは経
済的なスクラツチパツドメモリチツプ内に完全に
存在してもよいので、転送オーバヘツドはそのた
めに高価な待ち行列構造を必要とすることなく、
実質的に除去される。 この発明の特有の性質とその他の目的と用途と
特徴と利点は、添付された図面に示される好まし
い実施例の以下の詳細な説明により明らかとなろ
う。
【図面の簡単な説明】
第1図はこの発明を有利に用いる複数の協働す
るデータ処理モジユールを示す概略ブロツク図で
ある。第2図はこの発明による第1図に示した取
出モジユールを実行モジユールとの間に与えられ
た協働関係を示す好ましい構成のブロツク図であ
る。第3図は第2図に示した取出モジユールと実
行モジユールとの間で転送される種々の信号間の
タイミング関係を示す一連のタイミング図であ
る。
【発明の詳細な説明】
図面における各図を通じて同一番号および同一
要素を表わす。 最初に第1図を参照すると、この発明を有利に
利用する複数の協働するデータ処理モジユールの
ブロツク図が示される。第1図に示されるよう
に、取出モジユール10は読出/書込メモリコン
トローラモジユール12と協働してメモリモジユ
ール14からバス13を介して命令をアクセス
し、バス15を介して1つまたはそれ以の実行モ
ジユール(たとえばモジユール16および11
6)に与える。実行モジユール16および116
の間で必要とされる信号はライン19を介して与
えられる。実行されるべきデータ処理動作に含ま
れるデータもまたバス13を介してメモリコント
ローラ12と各取出および実行モジユール10,
16および116との間で転送される。 より詳細に説明すると、取出モジユール10は
実行モジユール16および116に送信するのに
先立つて、フイールドの長さと検索された命令の
アドレスを分析するように特定的に設計されてい
る。実行モジユール16および116は各々与え
られた命令によつて要求されたデータ処理を実行
するように特定的に設計されており、単一のある
いは2重の構成にされてもよい。メモリコントロ
ーラモジユール12は取出モジユール10と実行
モジユール16および116とをメモリモジユー
ル14にインターフエイスする。 この発明は第1図において、取出モジユール1
0と実行モジユール16および116に適応され
るものとして示される。この目的のために、この
発明によつて取出モジユール10と実行モジユー
ル16および116との記に与えられる協働関係
を示す好ましい実施例である第2図に注意を向け
る。 第2図に示されるように、実行モジユール16
および116は各々スクラツチパツドランダムア
クセスメモリ26または126を含み、メモリ2
6および126は各々2つのページ、26aと2
6b,126aと126bとに機能的に分割され
る。以下により詳細に説明されるように、それぞ
れのメモリにおけるこれら2つのページは、それ
ぞれのページが取出モジユール10から命令デー
タを受信する取出ページとして、および命令の実
行に際して各々の実行回路により使用される実行
ページとして交互に機能するように、すべての命
令後に、それぞれの実行回路30または130に
よつて切換可能になる。このようにして、実行モ
ジユールにおける実行回路30または130が一
方のページからの命令を実行している間に、取出
モジユール10は継続する命令に必要なデータで
他方のページを満たすことができる。 さらに好ましい実施例において、メモリ26お
よび126はランダムアクセスタイプのものが選
ばれ、メモリ内のそれぞれの記憶位置は与えられ
た命令データの特定の部分を記憶するように指定
される。このようにして、取縮出モジユール10
はそのデータを現在の取出ページにおける指定さ
れた適当なアドレスに書込むためにどんな順番で
でも実行モジユールに送ることができ、また、実
行回路は、取出ページを実行ページとして使用す
るため切換えた後、示された命令を実行するのに
必要な指定された適当なアドレスからデータを選
択的に読出すことができる。 第2図の説明を続ける前に、第2図の説明を簡
単にするために、16によつて示され、この説明
のために16より100大きい数字である116によ
つて示された実行モジユール#2と同一のものと
考えられる実行モジユール#1の主として構成と
動作を参照していることに注目すべきである。比
較を容易にするために、実行モジユール#2の構
成要素には、実行モジユール#1における同一構
成要素より100大きな数字で表示が与えられてい
る。また、第2図を簡単にするために、種々の構
成要素に対するクロツク入力(一般的なものであ
る)は示されておらず、必要なところに与えられ
ているものと推測されるべきである。 第2図の説明に戻つて、ページフリツプフロツ
プ32が設けられており、その状態が実行回路3
0によつて制御され、その出力がランダムアクセ
スメモリ26に与えられる1ビツトの書込アドレ
スまたは読出アドレスを与える。ページフリツプ
フロツプ32が1つの状態にあるときに、取出モ
ジユールから与えられた書込アドレスはそれに伴
なう書込データをメモリ26の第1のページにお
ける指定されたアドレスに書込ませ、それと同時
に実行回路30から与えられた読出アドレスに、
メモリの他方のページにおける指定されたアドレ
スからデータを読出すことができるように、メモ
リ26が構成されている。ページフリツプフロツ
プ32が他の状態にあるときには逆の動作が起こ
る。すなわち、ページフリツプフロツプが第2の
状態にあるときに、与えられた書込アドレスによ
つてそれに伴なう書込データがメモリ26の第2
ページにおける指定されたアドレスに書込まれ、
他方与えられた読出アドレスによつてメモリ26
の第1ページにおける指定されたアドレスからデ
ータが読出される。このように、実行モジユール
26または126の各々に与えられる2つのペー
ジは、単に各々のページフリツプフロツプ32ま
たは132を、非常に急速に(たとえば数ナノ
秒)でスイツチングすることにより切換えられる
ということは明白である。 実行モジユール#1の残りの部分の構成と動作
は、典型的な動作期間中において取出モジユール
10と実行モジユール#1との間に与えられる信
号の以下の考案から明らかとなろう。この目的の
ために、典型的な動作期間中において、取出モジ
ユールと実行モジユールとの間で転送される種々
の信号間の時間関係を示す第3図のタイミング図
がさらに注目される。 典型的に、取出モジユール10は全体的な処理
時間をスピードアツプするために、実行モジユー
ル#1と#2との間に交互に命令を送る。命令の
必要なシーケンスは、実行モジユール#1と#2
の実行回路30と130との間でライン19を介
して送られる信号によつて強制される。これらの
信号は実行モジユールが、他方のモジユールが前
の命令の実行を完了するまでにマシンステートを
変化させるのを防止するために働く。このことが
達成されるための特定の方法はこの発明には関係
しないので、これ以上詳しくは説明しない。しか
しながら、そのようなモジユール間の命令のシー
ケンスの制御は当業者にとつて容易に提供され得
ることは注目されるべきである。 第3図のタイミング図を用いる第2図のこの発
明のために、第3図の1番目のグラフに示される
第1のクロツクの期間に、第3図の2番目のグラ
フに示された、“ENABLE#1”信号はANDゲー
ト36,38および40を能動化することによつ
て実行モジユール#1を能動化する“1”(肯
定)になる。第3図における3番目のグラフに示
すように、ANDゲート38を能動化することに
よつて、全フリツプフロツプ45の現在の状態
は、ORゲート41を介してFULL信号として取
出モジユール10に与えられる。全フリツプフロ
ツプ45の状態および、このように使用可態にさ
れたFULL信号信号は、能動化された実行モジユ
ール#1が新たな命令データを受信する準備がで
きているかどうか、すなわち実行回路30が前の
命令の実行を完了し他方のページに切換えたかど
うかを示す。実行回路30は、メモリ26におけ
るページを切換えるため、出力ライン30aを介
してページフリツプフロツプ32に“1”信号を
与えることによつて、また一方、フリツプフロツ
プ45の出力を現在の取出ページが新たな命令デ
ータを受信することができないことを示す“0”
に切換えるためにこの“1”信号を全フリツプフ
ロツプ45に与えられることによつてこの命令完
了を明白にする。 取出モジユール10が“ENABLE#1”信号
を実行モジユール#1に送信するときに、実行回
路30は次のページへ切換わり、実行モジユール
#1が新たな命令データを受入れ可能であること
を示す“0”状態に、実行回路30が全フリツプ
フロツプ45をセツトしてしまうように、前の命
令は完了されてしまつていることもまた考えられ
る。このようにして、取出モジユール10から与
えられた“ENABLE#1”信号がANDゲート3
8(ANDゲート36および40もともに)を能
動化したときに、“0”FULL信号は取出モジユ
ール10によつて受信され、それは第3図におい
て負に変化するFULL信号によつて示されてい
る。この“0”FULL信号は、取出モジユール1
0に、データワードを実行モジユール#1にロー
ドさせる。これはデータワードおよび付随した書
込アドレスとともに、ロード信号を実行モジユー
ル#1に送信する取出モジユール10によつて達
成される。ロード信号は、ANDゲート36
(“ENABLE#1”信号によつて能動化されたま
まになつている)を介して、ページフリツプフロ
ツプ32の出力によつて指定されたページにおけ
る付随した書込アドレスにおいて、伝送されたデ
ータワードをメモリ26に書込むために書込可能
信号として使用するために与えられる。第3図に
示されるように、取出モジユール10は、同じ態
様でメモリ26に書込まれたそれぞれの連続した
クロツクにおいて、新たなデータワードと、異な
つた付属の書込アドレスを送ることができる。 取出モジユール10がその最後のデータワード
および付随する書込アドレスを送信するとき、取
出モジユール10はまた、“1”END信号を実行
モジユール#1に送信する。この“1”END信
号はANDゲート40(“ENABLE#1”信号によ
つて能動化されたままの状態になつている)を介
して全フリツプフロツプ45の“1”入力に与え
られ、現在のページが満たされていることを示す
“1”状態に切換える。END信号に続く次のクロ
ツク(第3図に示す最後のクロツク)において、
“ENABLE#2”信号が“1”になる一方、
“ENABLE#1”信号とロード信号は“0”に戻
り、取出モジユール10に与えられたFULL信号
はこのように、実行モジユール#2における全フ
リツプフロツプ145の状態を表わす。前に指摘
したように、実行モジユール#1または#2の
各々がその前の命令を完了し、ページを切換える
まで、全フリツプフロツプ45または145は
“1”状態に留まる。 これまでは、取出モジユール10がどのように
してデータワードを現在の取出ページの特定のア
ドレス、すなわち取出モジユールによつて送信さ
れたデータを記憶するためにページフリツプフロ
ツプ32によつて指定されたページに送信するか
についての説明がなされてきた。取出モジユール
10が現在の取出ページに書込を行なう一方、実
行回路30は、ページフリツプフロツプ32によ
つて指定された他の(または実行)ページに記憶
され、示された命令を実行するために必要とされ
る命令データワードを同時にそして選択的に読出
することができる。実行回路30は、単に読出可
能化信号および読出アドレスをそれぞれのデータ
ワードが読出されるようにメモリ26に与える必
要があるので、これは容易に完了される。ページ
フリツプフロツプ32からの出力に関連して、与
えられた各々の読出アドレスは、実行ページの指
定されたアドレスから選択された読出データを読
出す。命令が完了され、全フリツプフロツプが
“1”のとき、実行回路30はページを切換える
ためにページフリツプフロツプ32の状態を切換
え、次の命令データが取出モジユールから送信さ
れるように全フリツプフロツプ45を“0”にリ
セツトする。また、実行回路30が命令を完了し
たとき、命令の適当なシーケンスを実施するため
に、実行回路30はライン19の1つを介して実
行モジユール#2の実行回路130に信号を送
る。 この説明は、発明の特定の実例としての実施例
についてなされたけれども、発明の真の範囲およ
び精神から離れることなく、構成、配置および使
用法において、発明は広範囲の可能な変更や変化
を受けやすいということは理解されるべきであ
る。たとえば、この発明はまた、多重実行モジユ
ールを使い、各々のモジユールは全般的なジヨブ
の一部としてのみ動作し、それからジヨブを次の
モジユールへ通過させるシステムにも適用できる
ことは理解されるべきである。それゆえに、この
発明は、添付された請求の範囲によつて定義され
た発明の範囲内で可能なすべての装置および方法
を含むものと考えられるべきである。
JP83500320A 1981-12-04 1981-12-10 Expired JPS6145272B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US32762681A 1981-12-04 1981-12-04
PCT/US1982/001694 WO1983002016A1 (en) 1981-12-04 1982-12-01 Data processing system providing improved data transfer between modules

Publications (2)

Publication Number Publication Date
JPS57502003A JPS57502003A (ja) 1982-11-11
JPS6145272B2 true JPS6145272B2 (ja) 1986-10-07

Family

ID=23277335

Family Applications (2)

Application Number Title Priority Date Filing Date
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109154A (ja) * 1987-10-23 1989-04-26 Mazda Motor Corp トレーラーの支持脚構造
KR20220125261A (ko) * 2020-11-05 2022-09-14 위트 가부시키가이샤 도포구

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60157655A (ja) * 1984-01-28 1985-08-17 Fanuc Ltd 補助記憶装置
JPH0670773B2 (ja) * 1984-11-01 1994-09-07 富士通株式会社 先行制御方式
GB2176034A (en) * 1985-05-29 1986-12-10 Singer Link Miles Ltd Control apparatus for actuators
US4684696A (en) * 1986-03-14 1987-08-04 General Electric Company Impact modified polyphenylene compositions
GB8607461D0 (en) * 1986-03-26 1986-04-30 Rolls Royce Control method
US4847812A (en) * 1986-09-18 1989-07-11 Advanced Micro Devices FIFO memory device including circuit for generating flag signals
JPS63245529A (ja) * 1987-03-31 1988-10-12 Toshiba Corp レジスタ退避復元装置
JP3003418B2 (ja) * 1992-09-25 2000-01-31 株式会社日立製作所 プロセッサ間データ通信方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4986434A (ja) * 1972-08-23 1974-08-19
JPS4998858A (ja) * 1973-01-13 1974-09-18
JPS4999649A (ja) * 1972-12-29 1974-09-20

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3774165A (en) * 1972-08-02 1973-11-20 Us Navy Apparatus for processing the flow of digital data
FR2258112A5 (ja) * 1973-11-30 1975-08-08 Honeywell Bull Soc Ind
US4173783A (en) * 1975-06-30 1979-11-06 Honeywell Information Systems, Inc. Method of accessing paged memory by an input-output unit
JPS5236811A (en) * 1975-09-17 1977-03-22 Yoshihiko Kameyama Main frame constitution method and subbframe constitution method by means of heavy h steel in building that form gable tn top portion of roof and gradient in four
US4124891A (en) * 1976-11-18 1978-11-07 Honeywell Information Systems Inc. Memory access system
US4136386A (en) * 1977-10-06 1979-01-23 International Business Machines Corporation Backing store access coordination in a multi-processor system
JPS5463640A (en) * 1977-10-29 1979-05-22 Toshiba Corp Information processing system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4986434A (ja) * 1972-08-23 1974-08-19
JPS4999649A (ja) * 1972-12-29 1974-09-20
JPS4998858A (ja) * 1973-01-13 1974-09-18

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109154A (ja) * 1987-10-23 1989-04-26 Mazda Motor Corp トレーラーの支持脚構造
KR20220125261A (ko) * 2020-11-05 2022-09-14 위트 가부시키가이샤 도포구

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