JPS6143477A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPS6143477A JPS6143477A JP59164913A JP16491384A JPS6143477A JP S6143477 A JPS6143477 A JP S6143477A JP 59164913 A JP59164913 A JP 59164913A JP 16491384 A JP16491384 A JP 16491384A JP S6143477 A JPS6143477 A JP S6143477A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯＳ）ランジスタの製造方法に係わり、特に
ソース、ドレイン構造の形成方法に関するものである。
ソース、ドレイン構造の形成方法に関するものである。
近年、ＭＯ８Ｌ８Ｉが高集積化するに伴なってそのゲー
ト寸法がますます微小化し、サブミクロンの領域に入っ
ている。そして、このサブミクロン寸法を有するＭＯＳ
トランジスタは、しきい値電圧がショートチャンネル効
果によりその絶対値の制御が困難となるとともに、ホッ
トキャリアの影響を受けて信頼性の点から不安定となる
問題があった。
ト寸法がますます微小化し、サブミクロンの領域に入っ
ている。そして、このサブミクロン寸法を有するＭＯＳ
トランジスタは、しきい値電圧がショートチャンネル効
果によりその絶対値の制御が困難となるとともに、ホッ
トキャリアの影響を受けて信頼性の点から不安定となる
問題があった。
このような問題のうち、ホットキャリアの影響を改善し
たものとしては、第１図に要部断面図で示すようなＬＤ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｌｎ ）構
造が例えば、Ｋ、 ５ａｉｔｏ ａｔ ａｌ、” Ａ
ｎｅｗ ５ｈｏｒｔ ｃｈａｎｎｓｌ ＭＯ８ＦＥＴｗ
ｉｔｈ ｌｉｇｈｔｌｙ ｄｏｐｅｄ Ｄｒａｉｎ”
電子通信連合大会、ＰＰ。
たものとしては、第１図に要部断面図で示すようなＬＤ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｌｎ ）構
造が例えば、Ｋ、 ５ａｉｔｏ ａｔ ａｌ、” Ａ
ｎｅｗ ５ｈｏｒｔ ｃｈａｎｎｓｌ ＭＯ８ＦＥＴｗ
ｉｔｈ ｌｉｇｈｔｌｙ ｄｏｐｅｄ Ｄｒａｉｎ”
電子通信連合大会、ＰＰ。
２２０、４月、１９７８．などにより提案されている。
すなわち同図において、Ｐ形シリコンウェハ１上に形成
されたソース領域２およびドレイン領域３には、それぞ
れＮ−ｉ？’ｄ４とＮＪＮ５とが共存し、Ｎ−７５４は
ゲート電極６に接触する領域に形成されている。
されたソース領域２およびドレイン領域３には、それぞ
れＮ−ｉ？’ｄ４とＮＪＮ５とが共存し、Ｎ−７５４は
ゲート電極６に接触する領域に形成されている。
なお、ＴはＰ形シリコンウェハ１上に形成された酸化膜
、８はゲート電極６の側壁に形成されたサイドウオール
５ｉ０２膜である。
、８はゲート電極６の側壁に形成されたサイドウオール
５ｉ０２膜である。
このように植成されるショートチャンネルＭＯＳトラン
ジスタは、まずＰ形シリコンウェハ１上にゲート’Ｐｌ
！６ｔ−フォトレジスト加工した後、これをマスクとし
て自己３ぼ金的にＮ−／彊４’ｔイオン打込みによって
形成し、次にサイドウオール８１０２膜８をＣＶＤ法に
よるデポジッションとそれに続く異方性エツチング（例
えば反応性イオンエツチングＲＩ Ｅ）法によって形成
した後、これをマスクとして８層５を再度イオン打込み
Ｋよ層形成する。
ジスタは、まずＰ形シリコンウェハ１上にゲート’Ｐｌ
！６ｔ−フォトレジスト加工した後、これをマスクとし
て自己３ぼ金的にＮ−／彊４’ｔイオン打込みによって
形成し、次にサイドウオール８１０２膜８をＣＶＤ法に
よるデポジッションとそれに続く異方性エツチング（例
えば反応性イオンエツチングＲＩ Ｅ）法によって形成
した後、これをマスクとして８層５を再度イオン打込み
Ｋよ層形成する。
しかしながら、イオン打込み磯のイオンビームの打込み
方向は、必らずしもＰ形シリコンウェハ１の平面に対し
て垂直ではない。すなわち、イオン打込み機の形式や種
類が異なった場合、あるいは同一形のイオン打込みイ棧
でも製作年度が異なる場合には、打込み方向はイオン打
込み機によって２度ないし３度またはそれ以上異なるの
が普通である。これはイオン打込みｍ９作工程において
この程度の変動が生じてしまうことに起因している。
方向は、必らずしもＰ形シリコンウェハ１の平面に対し
て垂直ではない。すなわち、イオン打込み機の形式や種
類が異なった場合、あるいは同一形のイオン打込みイ棧
でも製作年度が異なる場合には、打込み方向はイオン打
込み機によって２度ないし３度またはそれ以上異なるの
が普通である。これはイオン打込みｍ９作工程において
この程度の変動が生じてしまうことに起因している。
したがってミこのようなイオン打込み機が用いられた場
合、例えば最初のＮ−イオン打込み機とそれに続くＮイ
オノ打込み機とが互いに異なった形式のイオン打込み機
である場合または同一形式でも製作年度の異なるイオン
打込み機である場合には、第２図に示すような不都合が
生じてくる。すなわち、まずＮ−イオン打込み機による
打込み方向がＮ方向である場合、ゲート電極６の右側に
おいて、その影によシ、領域Ｓで示されるＮ一層の打込
まれない領域が生ずる。次にＮイオノ打込み機による打
込み方向がＰ方向である場合は、８層５はゲート電極６
の右側においてＮ一層４と重なるのみで領域Ｓの空隙が
生じてしまう。また第３図に示すようにＰ方向の角度が
緩い場合においてはＮ層Ｎ５はＮ−Ｍ４上にオーバーラ
ツプし、ゲート内部 □に食い込むことＫなる
。この結呆、ゲート領域の左側はＮ−領域となっている
が、右側はＮ領域となシ、ＬＤＤ構造から外れるとと忙
なる。つまシ非対称のＬ Ｄ Ｄ ４＋ＩＪ造となって
しまう。
合、例えば最初のＮ−イオン打込み機とそれに続くＮイ
オノ打込み機とが互いに異なった形式のイオン打込み機
である場合または同一形式でも製作年度の異なるイオン
打込み機である場合には、第２図に示すような不都合が
生じてくる。すなわち、まずＮ−イオン打込み機による
打込み方向がＮ方向である場合、ゲート電極６の右側に
おいて、その影によシ、領域Ｓで示されるＮ一層の打込
まれない領域が生ずる。次にＮイオノ打込み機による打
込み方向がＰ方向である場合は、８層５はゲート電極６
の右側においてＮ一層４と重なるのみで領域Ｓの空隙が
生じてしまう。また第３図に示すようにＰ方向の角度が
緩い場合においてはＮ層Ｎ５はＮ−Ｍ４上にオーバーラ
ツプし、ゲート内部 □に食い込むことＫなる
。この結呆、ゲート領域の左側はＮ−領域となっている
が、右側はＮ領域となシ、ＬＤＤ構造から外れるとと忙
なる。つまシ非対称のＬ Ｄ Ｄ ４＋ＩＪ造となって
しまう。
したがって本発明は［ｊ０述した従来の問題に鑑みてな
されたものであり、その目的とするところはＬ Ｄ Ｄ
ｊｉｉ造に対する２反の打込みプロセスにおいて各々
の打込み角ｊ！◆−が反対符号である場合に発生するＬ
ＤＤも４造の崩れ全防止することのできるＭＯＳ トラ
ンジスタの製造方法を提供することにある。
されたものであり、その目的とするところはＬ Ｄ Ｄ
ｊｉｉ造に対する２反の打込みプロセスにおいて各々
の打込み角ｊ！◆−が反対符号である場合に発生するＬ
ＤＤも４造の崩れ全防止することのできるＭＯＳ トラ
ンジスタの製造方法を提供することにある。
このような目的を達成するために不発明は、ソース領域
のＮ−／黙をサイドウオールＰＳＧからの燐拡散によっ
て形成し、ソース・ドレイン領域のＮ層層をそれに続く
イオン打込みによって形成するものである。
のＮ−／黙をサイドウオールＰＳＧからの燐拡散によっ
て形成し、ソース・ドレイン領域のＮ層層をそれに続く
イオン打込みによって形成するものである。
すなわち、ＬＤＤ４７４造のＮ一層形成を、ゲート領域
のサイドウオールＰＳＧ（燐を含むＬＰＣＶＤ ５ｉＯ
ｚ ）膜からの燐の拡散によって行ない、それに続＜
Ｎ層層のみをイオン打込みによって行なう方法である。
のサイドウオールＰＳＧ（燐を含むＬＰＣＶＤ ５ｉＯ
ｚ ）膜からの燐の拡散によって行ない、それに続＜
Ｎ層層のみをイオン打込みによって行なう方法である。
この場合、イオン打込みはＮ層のみであるから、イオン
打込みの互いの方向差に基づいてＮ一層と１層とのゲー
ト領域端部における重ね合わせ不整合を防止することが
できる。
打込みの互いの方向差に基づいてＮ一層と１層とのゲー
ト領域端部における重ね合わせ不整合を防止することが
できる。
次に図面を用いて本発明の実施例を詳細に説明する。
第４図（１１）〜（ｇ）は本発明によるＭＯＳ）ランジ
スタの製造方法の一例を説明するための要部断面工程図
である。同図において、まず同図（、）に示すようにＰ
形シリコンウェハ１１上に図示しない素子間の分離用絶
縁としてのロコス（ＬＯＣＯ８）酸化［４’を形成した
後、ゲート用８１０２膜１２．リフラクトリ−金属（例
えば、タングステンなど）８Ｍ１３およびＳｉ３Ｎ４膜
１４を通常用いられる手段にょシ順次形成する。この場
合、リフラクトリ−金属薄膜１３１６．２０００〜４０
００ Ａ ｍｅ 、 Ｓ １３Ｎ４膜１４は約５００＾
程度の厚さである。次に同図（ｂ）に示すようにゲート
フォトレジスト処理およびエツチング加工法によ勺５１
３Ｎ４膜１４とリフラクトリ−金属薄ｒ＋免１３ ＜エ
ツチングしゲート領域をパターニングする。引き続き同
図（Ｃ）に示すようにゲート用５ＩＯｚ膜１２ｋＨＦ処
理により除去し、ゲート領域以外のＰ形シリコンウェハ
１１のシリコン面を露出させる。続いて同図（ｄ）に示
すようにＰＳＧ ’ｉ ＬＰＣＶＤ法によって全面にデ
ボジツションし、異方性エツチング（ＲＩＥ）によって
ゲート領域のサイドウオールにＰＳＧ膜１５を形成させ
る。この場合、 ＰＥＧ膜１５の燐濃度は後に形成すべ
きＮ−層の濃度によシ適宜決めることができる。次に同
図（、）に示すようにサイドウオールＰＳＧ１５に覆わ
れていない領域に熱酸化によシ厚さ２００〜５００ Ｘ
程度の８１０ｚ膜１６を形成させて後のＮ＋イオンイン
プラテーション工程の損傷防止膜とする。この場合、サ
イドウオールＰＳＧ膜１５からの拡散によってＰ形シリ
コンウェハ１１の表面には薄いＮ−７ｉＮ７が形成され
る。引き続き同図（ｆ）に示すようにＡ５等のＮ＋不純
物をイオンインプラチージョン法によって打込んだ後、
約１０００℃程度の熱処理を行ってサイドウオールＰＳ
Ｇ膜１５直下のＰ形シリコンウェハ１１には所望のＮ一
層１８がサイドウオールＰＳＧ膜１５からの燐拡散によ
って形成され、Ｎイオノ打込み領域には８層１９がそれ
ぞれ形成される。次にリフラクトリ−金属薄膜１３上の
Ｓｉ３Ｎ４膜１４を燐酸などによシ除去して同図（ｇ）
に示すようなＭＯＳ ）ランジスタが完成される。
スタの製造方法の一例を説明するための要部断面工程図
である。同図において、まず同図（、）に示すようにＰ
形シリコンウェハ１１上に図示しない素子間の分離用絶
縁としてのロコス（ＬＯＣＯ８）酸化［４’を形成した
後、ゲート用８１０２膜１２．リフラクトリ−金属（例
えば、タングステンなど）８Ｍ１３およびＳｉ３Ｎ４膜
１４を通常用いられる手段にょシ順次形成する。この場
合、リフラクトリ−金属薄膜１３１６．２０００〜４０
００ Ａ ｍｅ 、 Ｓ １３Ｎ４膜１４は約５００＾
程度の厚さである。次に同図（ｂ）に示すようにゲート
フォトレジスト処理およびエツチング加工法によ勺５１
３Ｎ４膜１４とリフラクトリ−金属薄ｒ＋免１３ ＜エ
ツチングしゲート領域をパターニングする。引き続き同
図（Ｃ）に示すようにゲート用５ＩＯｚ膜１２ｋＨＦ処
理により除去し、ゲート領域以外のＰ形シリコンウェハ
１１のシリコン面を露出させる。続いて同図（ｄ）に示
すようにＰＳＧ ’ｉ ＬＰＣＶＤ法によって全面にデ
ボジツションし、異方性エツチング（ＲＩＥ）によって
ゲート領域のサイドウオールにＰＳＧ膜１５を形成させ
る。この場合、 ＰＥＧ膜１５の燐濃度は後に形成すべ
きＮ−層の濃度によシ適宜決めることができる。次に同
図（、）に示すようにサイドウオールＰＳＧ１５に覆わ
れていない領域に熱酸化によシ厚さ２００〜５００ Ｘ
程度の８１０ｚ膜１６を形成させて後のＮ＋イオンイン
プラテーション工程の損傷防止膜とする。この場合、サ
イドウオールＰＳＧ膜１５からの拡散によってＰ形シリ
コンウェハ１１の表面には薄いＮ−７ｉＮ７が形成され
る。引き続き同図（ｆ）に示すようにＡ５等のＮ＋不純
物をイオンインプラチージョン法によって打込んだ後、
約１０００℃程度の熱処理を行ってサイドウオールＰＳ
Ｇ膜１５直下のＰ形シリコンウェハ１１には所望のＮ一
層１８がサイドウオールＰＳＧ膜１５からの燐拡散によ
って形成され、Ｎイオノ打込み領域には８層１９がそれ
ぞれ形成される。次にリフラクトリ−金属薄膜１３上の
Ｓｉ３Ｎ４膜１４を燐酸などによシ除去して同図（ｇ）
に示すようなＭＯＳ ）ランジスタが完成される。
このような方法によれば、ゲート領域には、デボジツシ
ョンさせたサイドウオールＰＳＧ膜１５の厚さのみの幅
を有するサイドウオールが形成され、これＫよりてＮ一
層１８が形成されるので、第２図。
ョンさせたサイドウオールＰＳＧ膜１５の厚さのみの幅
を有するサイドウオールが形成され、これＫよりてＮ一
層１８が形成されるので、第２図。
第３図に示すよりなＮ一層４の欠落した間隙は生じない
。また、８層１９はＡ８等のイオン打込みに多少の方向
性があってもＮ一層１８の側面に形成されるので、ＬＤ
Ｄ構造が完成される。
。また、８層１９はＡ８等のイオン打込みに多少の方向
性があってもＮ一層１８の側面に形成されるので、ＬＤ
Ｄ構造が完成される。
以上説明したように本発明によれば、ゲート領域の側壁
にサイドウオールＰＳＧ膜を設け、このＰＳＧからの燐
拡散によってＮ一層を形成し、ソース・ドレイン領域は
それに続くＮイオノ打込みによってＮ層を形成すること
によシ、イオン打込み機の諸条件に全く左右されること
なく、品質、信頼性の高いＬＤＤ＃；４造を有するＭＯ
Ｓトランジスタが生産性良く得られるという極めて優れ
た効果を有する。
にサイドウオールＰＳＧ膜を設け、このＰＳＧからの燐
拡散によってＮ一層を形成し、ソース・ドレイン領域は
それに続くＮイオノ打込みによってＮ層を形成すること
によシ、イオン打込み機の諸条件に全く左右されること
なく、品質、信頼性の高いＬＤＤ＃；４造を有するＭＯ
Ｓトランジスタが生産性良く得られるという極めて優れ
た効果を有する。
第１図ないし第３図は従来のＬＤＤ構造を有するＭＯＳ
トランジスタおよびその問題を説明するための要部断面
図、第４図（−）〜（ｇ）は不発ＢＡＫよるＭＯＳトラ
ンジスタの製造方法の一例を説明するための要部断面工
程図である。 １１・・・−Ｐ形シリコンウェハ、１２・＃−・ゲート
用Ｓｉ ０２ ｈａ、１３・・・・す７ラクトリー金属
薄膜、１４・・・・５１ｓＮａ膜、１５・・・Φサイド
ウオールＰＳＧ膜、１６・・・１１Ｓ１０２膜、１Ｔ・
・・・薄いＮ一層、１日・・・・Ｎ一層、１９・・・・
Ｎ層。 第１図 第２図 第３図 第４図 ＋７ｉ （ｂ） （Ｃ）
トランジスタおよびその問題を説明するための要部断面
図、第４図（−）〜（ｇ）は不発ＢＡＫよるＭＯＳトラ
ンジスタの製造方法の一例を説明するための要部断面工
程図である。 １１・・・−Ｐ形シリコンウェハ、１２・＃−・ゲート
用Ｓｉ ０２ ｈａ、１３・・・・す７ラクトリー金属
薄膜、１４・・・・５１ｓＮａ膜、１５・・・Φサイド
ウオールＰＳＧ膜、１６・・・１１Ｓ１０２膜、１Ｔ・
・・・薄いＮ一層、１日・・・・Ｎ一層、１９・・・・
Ｎ層。 第１図 第２図 第３図 第４図 ＋７ｉ （ｂ） （Ｃ）
Claims (1)
- 第１導電形を有する半導体ウェハ上に素子間分離絶縁
膜および表面にリフラクトリー金属膜を有するゲート領
域を形成する工程と、前記ゲート領域を含む半導体ウェ
ハ全面にＰＳＧ層を被覆し異方性エッチングを施すこと
により該ゲート領域側面にＰＳＧ層のサイドウォールＰ
ＳＧ膜を形成する工程と、前記半導体ウェハのゲート領
域を除く領域に熱酸化膜を形成するとともに前記サイド
ウォールＰＳＧ膜の燐を拡散させ半導体ウェハに第１の
導電形と反対の第２導電形を有する半導体層を形成する
工程と、前記熱酸化膜に不純物を打込み半導体ウェハに
第１の導電形と反対の第３導電形を有する半導体層を形
成する工程と、前記半導体ウェハを加熱処理する工程と
を含むことを特徴としたＭＯＳトランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164913A JPS6143477A (ja) | 1984-08-08 | 1984-08-08 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164913A JPS6143477A (ja) | 1984-08-08 | 1984-08-08 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143477A true JPS6143477A (ja) | 1986-03-03 |
Family
ID=15802235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164913A Pending JPS6143477A (ja) | 1984-08-08 | 1984-08-08 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143477A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249372A (ja) * | 1987-04-03 | 1988-10-17 | Rohm Co Ltd | 電界効果型トランジスタの製造方法 |
| JPS6432676A (en) * | 1987-07-29 | 1989-02-02 | Nec Corp | Manufacture of insulated-gate field-effect transistor |
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-
1984
- 1984-08-08 JP JP59164913A patent/JPS6143477A/ja active Pending
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