JPS6142943A - 複合半導体装置の製造方法 - Google Patents
複合半導体装置の製造方法Info
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- JPS6142943A JPS6142943A JP16507184A JP16507184A JPS6142943A JP S6142943 A JPS6142943 A JP S6142943A JP 16507184 A JP16507184 A JP 16507184A JP 16507184 A JP16507184 A JP 16507184A JP S6142943 A JPS6142943 A JP S6142943A
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- semiconductor element
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体素子と機能素子とが共通支持基板上に
配置された複合半導体装置の製造方法に関するものであ
る。
配置された複合半導体装置の製造方法に関するものであ
る。
各雅半導体素子忙おける半導体キャリア（いわゆるバル
ク波）と機能素子飼えば弾性表面波素子における弾性表
面波とを結合させることにより、減辰、増幅等の線型結
合あるいはコンボリューション、コリレーション等の非
線型結合現象を利用した表面波増幅器や表面波コンボル
バ等の研究、開発が盛んに行われている。
ク波）と機能素子飼えば弾性表面波素子における弾性表
面波とを結合させることにより、減辰、増幅等の線型結
合あるいはコンボリューション、コリレーション等の非
線型結合現象を利用した表面波増幅器や表面波コンボル
バ等の研究、開発が盛んに行われている。
このためには半導体素子を構成するシリコン、１−Ｖ族
金属間化合物等の半導体基板と機能素子を構成″１−る
ニオブ酸リチウム（ＬｔＮｂＯ３）、タンタル酸リチウ
ム（ＬｉＴａ０ａ ）等の圧電基板とＺ一体的に組み合
わせることが行われる。第り図はこのようにして得られ
７：複合半導体装置の構造を示すもので、工は支持基板
、２はリード、３は半導体素子、４は弾性表面波素子、
・５，６は上記素子３゜４表面に各々設けられた１！極
、７は電極５，６同士あるいは上記電極５，６とリード
２間を接続するボンディングワイヤで、半導体素子３お
よび弾性表面波素子４は支持基板ｌ上に配置されている
。
金属間化合物等の半導体基板と機能素子を構成″１−る
ニオブ酸リチウム（ＬｔＮｂＯ３）、タンタル酸リチウ
ム（ＬｉＴａ０ａ ）等の圧電基板とＺ一体的に組み合
わせることが行われる。第り図はこのようにして得られ
７：複合半導体装置の構造を示すもので、工は支持基板
、２はリード、３は半導体素子、４は弾性表面波素子、
・５，６は上記素子３゜４表面に各々設けられた１！極
、７は電極５，６同士あるいは上記電極５，６とリード
２間を接続するボンディングワイヤで、半導体素子３お
よび弾性表面波素子４は支持基板ｌ上に配置されている
。
しかしながらこのように異種材料から成る基板χ一体的
に組み合わせるには製造上問題がある。
に組み合わせるには製造上問題がある。
例えば上記弾性表面波素子４表面に形成される電極６は
、１〜２μパタ一ン幅ですだれ状に設けられたトランス
ジューサと称される弾性表面波素子生させるためのもの
でアルミニウム等で構成され、−男手導体素子３表面に
は５〜６μパタ一ン幅の電極５が形成され、これら両を
極５〜６間は上記ボンティングワイヤ７によって接続さ
れるが、上記のように微細幅の′ＦｉＬ＆同士でワイヤ
ボンディングを良好九行なうのは極めて困難である。こ
のため特殊な工程を採用せざるを得なくなりコストアッ
プとなる。
、１〜２μパタ一ン幅ですだれ状に設けられたトランス
ジューサと称される弾性表面波素子生させるためのもの
でアルミニウム等で構成され、−男手導体素子３表面に
は５〜６μパタ一ン幅の電極５が形成され、これら両を
極５〜６間は上記ボンティングワイヤ７によって接続さ
れるが、上記のように微細幅の′ＦｉＬ＆同士でワイヤ
ボンディングを良好九行なうのは極めて困難である。こ
のため特殊な工程を採用せざるを得なくなりコストアッ
プとなる。
本発明は以上の問題に対処してなされたもので、特殊な
工程ン採用することな（半導体素子と機能素子との各々
表面に跨った配線を容易に形成し得るように構成した複
合半導体装置の製造方法乞提供することを目的とするも
のである。
工程ン採用することな（半導体素子と機能素子との各々
表面に跨った配線を容易に形成し得るように構成した複
合半導体装置の製造方法乞提供することを目的とするも
のである。
このような目的を達成するための本発明の特徴とすると
ころは、 （Ａ） 半導体素子と機能素子とを各々表面が同一高
さとなるように絶縁物乞介して一体化する工程、（均
一体化構造における半導体素子表面の所望部ン覆うよう
に第１のレジストを形成する工程、（Ｅ）ｉｌのレジス
トを含む一体化構造表面に金属Ｒ膜を形成する工程、 （Ｄｍｌのレジストと共に金属薄膜の一部を除去する工
程、 （Ｅ） Ｉｌｉりの金属薄膜および半導体素子表面の
所望部ン覆うよう忙第２のレジストヲ形成する工程、（
Ｆ）Ｍ２のレジスＩｆ’マスクとして金属薄膜を選択的
に除去することにより半導体素子と機能素子との各々表
面に跨った配＋１６１ａ’形成する工程、を含む複合半
導体装置の製造方法にある、ものである。
ころは、 （Ａ） 半導体素子と機能素子とを各々表面が同一高
さとなるように絶縁物乞介して一体化する工程、（均
一体化構造における半導体素子表面の所望部ン覆うよう
に第１のレジストを形成する工程、（Ｅ）ｉｌのレジス
トを含む一体化構造表面に金属Ｒ膜を形成する工程、 （Ｄｍｌのレジストと共に金属薄膜の一部を除去する工
程、 （Ｅ） Ｉｌｉりの金属薄膜および半導体素子表面の
所望部ン覆うよう忙第２のレジストヲ形成する工程、（
Ｆ）Ｍ２のレジスＩｆ’マスクとして金属薄膜を選択的
に除去することにより半導体素子と機能素子との各々表
面に跨った配＋１６１ａ’形成する工程、を含む複合半
導体装置の製造方法にある、ものである。
以下図面？参照して本発明実施ν！Ｉ’ａ［明する。
第２図（ω〜（ｇ）は本発明実施例に、よる複合半導体
装置の製造方法ン工程順に示す断面図で、以下工程Ｊ順
に説明する◎ 工程〔Ａ〕：第２図（ａ）のように、支持台８上にフィ
ルム９を用意しこのフィルム９に所望の回路素子が設け
られて電極５を備える千棉体素子３と圧電基板から成る
弾性衣面欧素子４とを隙間ｌＯ乞介して田着させ、この
隙間１０に絶縁接続部１１乞形成する。すなわち画素子
３，４ンできるだけ近接させた状態で、隙間ｌＯ内に例
えば樹脂乞注入し硬化させた後フィルム９ン剥離する。
装置の製造方法ン工程順に示す断面図で、以下工程Ｊ順
に説明する◎ 工程〔Ａ〕：第２図（ａ）のように、支持台８上にフィ
ルム９を用意しこのフィルム９に所望の回路素子が設け
られて電極５を備える千棉体素子３と圧電基板から成る
弾性衣面欧素子４とを隙間ｌＯ乞介して田着させ、この
隙間１０に絶縁接続部１１乞形成する。すなわち画素子
３，４ンできるだけ近接させた状態で、隙間ｌＯ内に例
えば樹脂乞注入し硬化させた後フィルム９ン剥離する。
これによって絶縁接続部１１を介して各々表面が同一高
さとなるように配置された半導体素子３と弾性表面Ｖ素
子４とから成る一体化構造１２が得られる。
さとなるように配置された半導体素子３と弾性表面Ｖ素
子４とから成る一体化構造１２が得られる。
工程〔８〕：第２図（ｂ）のように、上記一体化構造１
２の裏面χ接着材１３’４介して支持基板ｌ上に固定す
る。次に半導体素子３の電極５の一部χ残してその表面
７周知のフォトリソグラフィー法により例えばポジ型レ
ジストから成る第１のレジスト１４でもって優う。
２の裏面χ接着材１３’４介して支持基板ｌ上に固定す
る。次に半導体素子３の電極５の一部χ残してその表面
７周知のフォトリソグラフィー法により例えばポジ型レ
ジストから成る第１のレジスト１４でもって優う。
工程〔Ｃ〕：第２図（ｃ）のように、上記第１のレジス
ト１４を含む一体化構造１２の表面に蒸着法、スパッタ
法等によってアルミニウム等の金属薄／１１１５ｇ堆積
させる。この場合半導体素子３の電極５の厚さに比べ上
記第１のレジスト１４の厚さの方がかなり大きいので、
この段部に堆積される金属薄膜１５の厚さは他よりも小
さくなる。
ト１４を含む一体化構造１２の表面に蒸着法、スパッタ
法等によってアルミニウム等の金属薄／１１１５ｇ堆積
させる。この場合半導体素子３の電極５の厚さに比べ上
記第１のレジスト１４の厚さの方がかなり大きいので、
この段部に堆積される金属薄膜１５の厚さは他よりも小
さくなる。
工程〔Ｄ〕：第２図（ｄ）のように、周知のリフトオフ
法により上記第１のレジスト１４と共にこの上の金属薄
［１５ン除去する。金属薄膜１５は電極５の一部と弾性
表面波素子４との表面に跨るようにして残っている。
法により上記第１のレジスト１４と共にこの上の金属薄
［１５ン除去する。金属薄膜１５は電極５の一部と弾性
表面波素子４との表面に跨るようにして残っている。
工程［Ｅ）：第２図（ｅ）のように、再びフォトリソグ
ラフィー法により残っている金属薄膜１５および電極５
表面の所望部を第２のレジスト１６でもって覆う。
ラフィー法により残っている金属薄膜１５および電極５
表面の所望部を第２のレジスト１６でもって覆う。
第２図げ）に上面図で示すよう［第２のレジスト１６で
覆われる所望部は、半導体素子３の′ＢＬ他５およびこ
の電極５から延長された金属薄膜巧の部分である。
覆われる所望部は、半導体素子３の′ＢＬ他５およびこ
の電極５から延長された金属薄膜巧の部分である。
工程〔Ｆ〕：第２図（ｇｌのように、上記第２のレジス
ト１６ヲマスクとして金属薄膜１５ｉ選択的にエツチン
グする。第２のレジスト１６ ｇ除去すること忙より、
半導体素子３の１！極５と弾性表面波素子４との表面に
跨り瓦配腺１７が得られる。
ト１６ヲマスクとして金属薄膜１５ｉ選択的にエツチン
グする。第２のレジスト１６ ｇ除去すること忙より、
半導体素子３の１！極５と弾性表面波素子４との表面に
跨り瓦配腺１７が得られる。
この時同時に弾性表面波素子４の表面においてはすだれ
状電極６を形成することができる。
状電極６を形成することができる。
このようにフォトリソグラフィー法を利用して画素子に
跨った配置１ｉＩｙｅ形成するようにすれば、その配線
の幅寸法はフオ） ＩＪソゲラフイー法の加工精度によ
って決定され、約１μ程度の幅のものが得られるので、
すだれ状電極と配ｌｆｓヲ同時に形成することが可能と
なる。
跨った配置１ｉＩｙｅ形成するようにすれば、その配線
の幅寸法はフオ） ＩＪソゲラフイー法の加工精度によ
って決定され、約１μ程度の幅のものが得られるので、
すだれ状電極と配ｌｆｓヲ同時に形成することが可能と
なる。
フォトリソグラフィー法で用いられるレジストのａ類は
ポジ型に限らずネガ型も同様に用いることができる。
ポジ型に限らずネガ型も同様に用いることができる。
また機能素子としても弾性表面波素子に限ることはない
。
。
以上説明して明らかなように本発明によれば、半導体素
子と機能素子とを各々表面が同一高さとなるように絶縁
物を介して一体化構造となし、画素子表面に金属薄膜？
形成した後フォトリングラフイー法Ｚ利用して画素子表
面に跨がる微細幅の配線を形成するように構成したもの
であるから、従来のように特殊な工程を用いないでも複
合中導体装置を容易に製造することができる。
子と機能素子とを各々表面が同一高さとなるように絶縁
物を介して一体化構造となし、画素子表面に金属薄膜？
形成した後フォトリングラフイー法Ｚ利用して画素子表
面に跨がる微細幅の配線を形成するように構成したもの
であるから、従来のように特殊な工程を用いないでも複
合中導体装置を容易に製造することができる。
よってコストダウンを計ることができ、また画素子表面
に跨って接続される配線のオーミック性乞改善すること
ができるので優れた性能の複合半導体装ｔｖ得ることが
できる。
に跨って接続される配線のオーミック性乞改善すること
ができるので優れた性能の複合半導体装ｔｖ得ることが
できる。
第１図は本発明を説明するための斜視図、第２図（ａ）
乃至（―は本発明実施例〉工程順に示す断面図および上
面図である。 ｌ・・・支持基板、３・・・半導体素子、４・・・弾性
表面波素子（機能素子）、５，６・・・を極、８・・・
支持台、９・・・フィルム、１０・・・隙間、１１・・
・絶縁接続部、臣・・・一体化構造、１３・・・接着材
、１４．１６・・・レジスト、１５・・・金属薄膜、１
６・・・配線。 第１図 第２図 第２図
乃至（―は本発明実施例〉工程順に示す断面図および上
面図である。 ｌ・・・支持基板、３・・・半導体素子、４・・・弾性
表面波素子（機能素子）、５，６・・・を極、８・・・
支持台、９・・・フィルム、１０・・・隙間、１１・・
・絶縁接続部、臣・・・一体化構造、１３・・・接着材
、１４．１６・・・レジスト、１５・・・金属薄膜、１
６・・・配線。 第１図 第２図 第２図
Claims (1)
- 【特許請求の範囲】 １、（Ａ）半導体素子と機能素子とを各々表面が同一高
さとなるように絶縁物を介して一体化する工程、 （Ｂ）一体化構造における半導体素子表面の所望部を覆
うように第１のレジストを形成する工程、 （Ｃ）第１のレジストを含む一体化構造表面に金属薄膜
を形成する工程、 （Ｄ）第１のレジストと共に金属薄膜の一部を除去する
工程、 （Ｅ）残りの金属薄膜および半導体素子表面の所望部を
覆うように第２のレジストを形成する工程、 （Ｆ）第２のレジストをマスクとして金属薄膜を選択的
に除去することにより半導体素子と機能素子との各々表
面に跨つた配線を形成する工程、を含むことを特徴とす
る複合半導体装置の製造方法。 ２、上記（Ｂ）工程が一体化構造における半導体素子の
電極表面を一部を残して覆うように第１のレジストを形
成する工程から成り、上記（Ｆ）工程が第２のレジスト
をマスクとして金属薄膜を選択的に除去することにより
半導体素子の電極表面の一部と機能素子との各々表面に
跨つた配線を形成する工程から成ることを特徴とする特
許請求の範囲第１項記載の複合半導体装置の製造方法。 ３、上記機能素子が弾性表面波素子から成ることを特徴
とする特許請求の範囲第１項又は第２項記載の複合半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16507184A JPS6142943A (ja) | 1984-08-06 | 1984-08-06 | 複合半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16507184A JPS6142943A (ja) | 1984-08-06 | 1984-08-06 | 複合半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142943A true JPS6142943A (ja) | 1986-03-01 |
Family
ID=15805314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16507184A Pending JPS6142943A (ja) | 1984-08-06 | 1984-08-06 | 複合半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04342308A (ja) * | 1991-05-20 | 1992-11-27 | Murata Mfg Co Ltd | 二重モードフィルタ |
| US6075307A (en) * | 1997-01-31 | 2000-06-13 | Nec Corporation | Surface acoustic wave system |
| JP2001274315A (ja) * | 2000-03-24 | 2001-10-05 | Sony Corp | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56115553A (en) * | 1980-02-18 | 1981-09-10 | Fujitsu Ltd | Method of mounting integrated circuit |
| JPS58184753A (ja) * | 1982-04-23 | 1983-10-28 | Clarion Co Ltd | 複合半導体装置の製造方法 |
| JPS5940553A (ja) * | 1982-08-30 | 1984-03-06 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-08-06 JP JP16507184A patent/JPS6142943A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56115553A (en) * | 1980-02-18 | 1981-09-10 | Fujitsu Ltd | Method of mounting integrated circuit |
| JPS58184753A (ja) * | 1982-04-23 | 1983-10-28 | Clarion Co Ltd | 複合半導体装置の製造方法 |
| JPS5940553A (ja) * | 1982-08-30 | 1984-03-06 | Hitachi Ltd | 半導体装置 |
Cited By (3)
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|---|---|---|---|---|
| JPH04342308A (ja) * | 1991-05-20 | 1992-11-27 | Murata Mfg Co Ltd | 二重モードフィルタ |
| US6075307A (en) * | 1997-01-31 | 2000-06-13 | Nec Corporation | Surface acoustic wave system |
| JP2001274315A (ja) * | 2000-03-24 | 2001-10-05 | Sony Corp | 半導体装置及びその製造方法 |
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