JPS6134793A

JPS6134793A - ダイナミツクメモリ装置における診断及びエラ−訂正装置

Info

Publication number: JPS6134793A
Application number: JP15553684A
Authority: JP
Inventors: Yasuhiko Matsuura; 松浦　泰彦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-07-27
Filing date: 1984-07-27
Publication date: 1986-02-19
Also published as: US4694454A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ダイナミックメモリ素子で構成され九メモリ
装置に関し、特に、そのり７レツ７ユを兼ねて装置の診
断とエラーの訂正を行なう機構に関する。

〔発明の背景〕

ダイナζツクメモリ装置の診断及びエラー訂正を行なう
従来装置として、特開昭５５−１０１１９９号「メモリ
リフレッシュ装置」がある。これは、各リフレッシュサ
イクルにおいて、行アドレスに加えて列アドレスを順次
指定してリード（読出し）操作を行うことにより、リフ
レッシ：３−を実現しくこの盤式のりフレッシュを本明
細書ではリードリフレッシュという）、その時に読出さ
れたデータ音チェックして、訂正可能なエラーであれば
、直ちに（予定されたリフレッシュサイクルとは別に）
ライト（書込み）サイクルを起こし、訂正されたデータ
の再書込みを行うものである。しかし、この装置では、
エラーの訂正のために追加されたライトサイクルの間、
正規のリード又はライト動作ができないという不便があ
る。

〔発明の目的〕

本発明の目的は、ダイナミックメモリ装置における診断
とエラーの訂正を、正規のリード又はライト動作を待た
せることなく、リフレッシュを兼ねて遂行することにあ
る。

〔発明の概要〕

本発明の構成は特許請求の範囲に記載されたとおりであ
るが、その特徴は、動作制御回路が、アドレスレジスタ
及び同レジスタの内容と各リフレッシュアドレスの一致
を検出する回路を含み、リードリフレッシュ時にエラー
検出・訂正回路が訂正可能エラーを検出・訂正して訂正
されたデータを訂正データレジスタに格納した時に、そ
のエラーがあったリフレッシュアドレスを前記アドレス
レジスタに格納して、引続きリードリフレッシュを続行
し、その後、前記エラーがあったアドレスが再びリフレ
ッシュアドレスとして指定されたことを前記−散積出回
路が検出すると、そのアドレスに訂正データレジスタに
保存してあった訂正データを書込む点にある。これより
、診断のみならず、訂正のための書込みも、別にライト
サイクルヲ起こすことなく、リフレッシュサイクルにお
いて遂行することができる。なお、このようにリフレッ
シュサイクルにおいて特定の行・列アドレスに対して行
われる書込みを、本明細書においてライトリフレッシュ
という。

〔発明の実施例〕

第１図は、本発明が適用されたメモリ装置の一例の全体
構成を示すブロックダイヤグラムである。

同図において、データ処理装置６は、メモリ装置７に対
して、制御信号（ＣＮＴ）３３でリード又はライト動作
を指示するとともに、アドレス（ＡＤＨ）３０でアドレ
スを指示し、そして、リード時には読出しデータ４を受
取り、ライト時には書込みデータ５ｔ−送る。

メモリアレイ１は、４つのＲＡＭ群を収納したメモリパ
ッケージ８枚（メモリパッケージθ〜７）からなる。予
備メモリアレイ２１は、メモリアレイ１のものと同じ構
成のメモリパッケージ２枚（メモリパッケージ８及び９
）がらなり、メモリアレイ１のあるパッケージにハード
エラー（多くは素子の損傷等に起因する固定的ないし定
常的なエラー）が発生したときに、そのパッケージを予
備メモリアレイ２１のメモリパッケージの１つに切換え
る。なお、これらのメモリアレイは、込ゎゆるアドレス
マルチプレクス方式のものである。

リフレッシュ制御回路２５は、タイマを持ち、所定の時
間間隔でリフレッシュサイクルを起こして、リフレッシ
ュ作動信号（ＲＥＦ）３１とリフレッシュアドレス（Ｒ
ＦＡＤＲ）３２を発生するとともに、リフレッシュサイ
クルの都度、ＲＦＡＤＲ３１＋１する。動作制御回路２
６は、ＣＮ’ｌ’３３とＲＥＦ３１を受取り、リード、
ライト、リードリフレッシュ及びライトリフレッシュの
各動作モードを解読するとともに、ＡＤＲ３０又はＲＦ
ＡＤＲ３２を後記セレクタ２４がらの選択アドレス３５
として受取って、これをデコードし、アクセスすべきメ
モリパッケージの選択信号であるＲＡＳ選択信号（ＭＣ
８ＥＬＯ〜９）５０及びＣＡ８選択信号（ＭＣ８ＥＬＯ
〜９）５１と、パッケージ内の４つのＲＡＭ群のそれぞ
れ九対する行アドレスストローブ（ＲＡＳＯ〜３）３６
及び列アドレスストローブ（ＣＡ３０〜３）４１と、更
に、全ＲＡＭ群に共通なライトイネーブル信号（ＷＥ）
３７とを発生して、メモリアレイ１と予備メモリアレイ
２１に送る。ここで、Ｍ几５ＥＬＯ〜９とＭＣ８ＥＬｏ
〜９Ｆｉ、それぞれ、几Ａ８０〜３とＣＡ３０〜３をメ
モリパッケージ０〜９の内の１つに選択的に供給するた
めの選択信号であり、ＭＣ８ＥＬＯ〜７及びＭｃｓＥＬ
ｏ〜７の内の１組に代、ｔてＭＣ８ＥＬＯ，９及びＭＣ
Ｓ　ＥＬ８．９の内の１組を付勢することにより、メモ
リアレイ１から予備メモリアレイ２１へのメモリパッケ
ージの切換えが実現される。なお、メモリアレイ１、予
備メモリアレイ２１、リフレッシュ制御回路２５及び動
作制御回路２５については、後で詳述する。

アドレスセレクタ（ＡＳＥＬ）２４は、正規のリード又
はライト動作時はＡＤＲ３０１に、また、リフレッシュ
時はＲＦＡＤＲ３１、それぞれ選択し、選択アドレス（
ＳＬＡＤＲ）３５として、動作制御回路２６と変換テー
ブル２３に送り、更に、行アドレスと列アドレスをマル
チプレクスし、メモリアドレス（ＭＡＤＲ）３８として
メモリアレイ１と予備メモリアレイ２１に送る。変換テ
ーブル２３は、ハードエラー信号（ＨＥＲＢ）２７を受
けると、その時の５ＬＡＤＲ３５（ハードエラーアドレ
ス）と、その切換先のメモリパッケージ番号とをそこに
登録する。そして、アクセスの際に、５ＬＡＤＨ，３５
のメモリパッケージアドレスが既登録のハードエラーア
ドレスのメモリパッケージアドレスと一致すれば、その
切換先のメモリパッケージ番号を１　フィードバックデ
ータ４０として動作制御回路２６に送る。このフィード
バックデータ４０を受けると、動作制御回路２６は、そ
のデータに基いて、ＭＣ８ＥＬ８とＭＣ８ＥＬ８又はＭ
Ｃ８ＥＬ８とＭＣ８ＥＬ９のいずれかの組を付勢して、
予備メモリアレイ２１内の該当すイから読出されたデー
タのエラーの有無をチェックして、訂正可能なエラーが
あればデータを訂正し、また、エラーがなければ訂正を
せずに、読へ出しデータ４としてデータ処理装置６に送
る。このエラー検出・訂正回路２は、リードリフレッシ
ュ時にも同様なチェックを行って、訂正可能なエラーが
あれば、訂正可能エラー検出信号（ＤＣＥ）３４を動作
制御回路２６と訂正データレジスタ１０に送ると同時に
、データを訂正し、また、エラーがなければ、ＤＣＢ３
４１送らず、データの訂正もしない。ただし、この場合
にはデータは捨て去られる。訂正データレジスタ１０は
、ＤＣＥ３４（ｉ−受けたときは読与出しデータ４０訂
正データをラッチし、また、ハードエラーが検出された
ときは、セット信号（ＳＥＴ）５３を受けて、リードリ
フレッシュで読出した予備メモリパッケージへの転送デ
ータをラッチする。データセレクタ（ＤＵＲＬ）２０は
、正規のライト動作時には書込みデータ５を受取り、ま
た、ライトリフレッシュ時にはライトリフレッシュ信号
（ＷＲＥＦ）５３の指示により訂正データレジスタ１０
のデータを取込んで、チェックビット発生回路３に送る
。

チェックビット発生回路３Ｆｉ、データセレクタ２０か
らのデータにエラー訂正ビット群を付加して、メモリア
レイ書込みデータ１３としてメモリアレイに送る。

第２図は、第１図のメモリアレイ１及び予備メモリアレ
イ２１の構成を示す。この実施例では、各メモリ素子は
２９行×２９列、２５６１Ｊフレッ７ユサイクル／４ｍ
Ｓ、２５６にビットのダイナミックＦＬＡＭであり、各
ＲＡＭ群１１は、７２個の前記メモリ素子からなる、２
５６にワード、ワード長７２ビットの構成を有するもの
とする。そして、４つのＲＡＭ群θ〜３で１つのメモリ
パッケージ４３を構成し、８枚のメモリパッケージ（Ｍ
−ＰＫＯ〜７）でメモリアレイｉｔ−構成し、２枚（Ｍ
−ＰＫ８．９）で予備メモリアレイ２１を構成している
。ＭＣ８ＥＬＯ〜９及びＭＣ８ＥＬＯ〜９は、各メモリ
パッケージに１対１で供給され、そし叱　ＲＡＳＯ〜３
、ＣＡＳＯ〜３、ＷＥ。

ＭＡＤ几及び書込みデータ１３は、各信号線で１０枚の
メモリパッケージに並列に供給されている。なお、図中
１２ａ〜１２Ｃはゲートであるが、それらの内で１２２
及び１２ｂは簡略化して図示されており、第２図の）は
前記ゲート１２ａの詳細を示す。ゲート１２ｂもこれと
同様である。読出しデータ１４は、各ＲＡＭ群の出力ｔ
−ＯＲ結合し、更に、各パッケージの出力ｔ−ＯＲ結合
している。

例として、各種動作のためにＭ−ＰＫＯＯＲＡＭ群１に
アクセスする場合を説明する。まず、リード動作の場合
には、動作制御回路２６は、５ＬＡＤＲ３５の上位ビッ
ト群をデコードして、ＭＣ８ＥＬ８及びＭＣ８ＥＬＯ並
びにＲＡ８１及びＣＡＢｌｔ−選択して、これらを付勢
する。その間、第１図のＡＳＢＬ２４は、アドレスの下
位ビットである行アドレス及び列アドレス’ｔ−１ＲＡ
８１及びＣＡ３１とタイミングをとってマルチプレクス
し、ＭＡＤＲ３８として送出する。Ｍ−ＰＫＯでは、ゲ
ート１２ａと１２ｂにおいて、ＲＡＳＩとＣＡＳｌがそ
れぞれＭＣ８ＥＬＯとＭＣ８ＥＬＯによりゲートされて
、ＲＡＳＩ９とＣＡＳｌ　０が付勢され、ＲＡＭ群１内
のＭＡＤＲ３８が指定するアドレスからデータが出力す
る。

ライト動作の場合には、前記の場合と同様に選択駆動が
行われるとともに、ＷＥ３７も付勢され、同時に書込み
データ１３が供給されて、Ｍ−ＰＫＯＯＲＡＭ群１にお
いて、書込みデータ１３がＭＡＤ几３８の指定する位置
に書込まれる。

リードリフレッシュの場合には、動作制御回路２６は、
ＭＣ８ＥＬＯ〜９．ＭＣ８ＥＬＯ，ＲＡ８０〜３及びＣ
Ａ３１を付勢する。したがって、Ｍ−ＰＫＯのＲＡＭ群
０，２及び３とＭ−ＰＫ１〜９のＲＡＭ群０〜３では、
几Ａ８０〜３は供給されるがＣＡＳＯ〜３が供給されな
いために、ＭＡＤＲ３８の指定する行アドレスに属する
全セルに対して、通常のＲＡＳオンリイリフレッシュ（
行駆動線のＡ勢によるリフ・ツシー）が行われる。一方
、Ｍ−ＰＫＯＯＲＡＭ群１では、ＲＡＳＩ１０とＣＡＳＩＯの双方が供給されるので、ＭＡＤＲ３
８の指定する行・列アドレスに対するリード動作、つま
やその行に対するリードリフレッシュが行われて、読出
しデータが出力される。また、ライトリフレッシュの場
合には、リードリフレッシュの場合と同様な選択駆動が
行われるとともに、ＷＥ３７がすべてのＲＡＭ群に供給
されるが、Ｍ−ＰＫＯのＲＡＭ群１においてのみＲＡＳ
ＩＯとＣＡＳｌ　０の双方が付勢されるため、ライト動
作、つまりライトリフレッシュが行われ、他のＲＡＭ群
ではＲＡＳオンリイリフレッシュが行われる。

第３図（ａ）は、第１図におけるリフレツシン制御回路
２５の構成を示す。タイマ４５は、リフレッシュ時間間
隔をカランおして、一定周期でリフレッシュ作動信号（
ＲＥＦ）３１を発生する。ＲＥＦ３１は、リフレッシュ
行アドレスカウンタ（ＲＦＲＣ）　４９、リフレッシュ
列アドレスカウンタ（ＲＦＣＣ）４８、リフレッシュＲ
ＡＭ群アドレスカウンタ（ＲＭＧＣ）４７及びリフレッ
シュメモリパッケージアドレスカウンタ（ＲＰＫＣ）４
６の各クロック（ＣＬＫ）端子に、共通に供給される。

ｌ’ＬＥＲＣのキャリイアウド（ＣＯ）出力は、ＲＦＣ
Ｃ制御信号（ＵＰＩ　）３９ａを一方の入力とするＡＮ
Ｄゲート４４ａを介して、ＲＦＣＣのキャリイイン（Ｃ
Ｉ）に供給される。また、ＲＦＣＣのＣＯは、ＲＭＧＣ
制御信号（ＵＦ４）３９ｂにより制御される保留回路４
４ｂを介して、ＲＭＧＣのＣＩに供給され、そして、Ｒ
ＭＧＣのＣＯは、Ｒ，ＰＫＣ制御信号（ＩＪＰ３）３９
０により制御される保留回路４４Ｃｔ介して、ＲＰＫＣ
のＣＩに供給されている。ＲＦＣＣ，、几ＭＧＣ及びＲ
ＰＫＣは、ＣＩとＣＩ、Ｋを同時に受けた時にのみ、カ
ウントアツプする。ＵＰ＋３９８は、通常は付勢された
状態にあり、ｆｌＬＦＲＣのＣＯをＲＦＣＣのＣＩに供
給しているが、ＵＰ１３９ａが付勢されていなければ、
ＲＦＣＣのＣＩが供給されなくなって、ＲＦＣＣ以降の
上位カウンタのカウントが進まなくなり、ＲＦＲ，Ｃの
み＋１を続ける。また、保留回路４４ｂ及び４４Ｃは、
ＵＰ２３９ｂ及びＵＰｓ３９Ｇが付勢されていればＣＯ
を通過させるが、それが付勢されていなければ、何屋さ
れるまで、Ｃ０ｔ−保留する。ただし、ＵＰ２３９Ｎ）
及びＵＰｓ３９Ｇは、通常は付勢された状態にある。こ
れらの変則カウント動作は、後で詳述するように、リー
ドリフレッシュ時に訂正可能なエラーが検出されて、ラ
イトリフレッシュによる再書込みとそれに続くリードリ
フレッシュによる再チェックを行う場合、及び再チェッ
クの結果ハードエラーと判定されて、予備メモリアレイ
へのデータ転送を行う場合に、列アドレス又はＲＡＭ群
アドアドレス以降位アドレス金所定期間中固定しておく
ために必要なものである。これらのカウンタのカウント
値は、編集されて、リフレッシュアドレス（ＲＦＡＤＲ
）３２を形成する。

第３図の）ハ、リフレッシュアドレス（ＲＦＡＤＲ，）
３２のビット構成を示す。リフレッシュ行アドレス（Ｒ
，Ｆ　ＲＡ　）は、リフレッシュアドレスカウンタの構
造から見れば、第３図（ａ）のように、リフレッシュ列
アドレス（Ｒ，ＦＣＡ）より下位であるが、アドレスフ
ォーマットのピット構成では上位となる。ところで、本
実施例が採用したメモリ素子は、前述のように、２９行
ｘ　ｚ　０列、２５６　（＝２’）リフレッシュサイク
ル７４　ｍ　Ｓの２５６にビットＲＡＭである。すなわ
ち、リフレッシュに関しては、メモリ素子は２８行×２
１０列の構成であるかのように扱われる。したがって、
第３図（ｂ）に示すように、リフレッシュ行アドレス（
ＲＦＲＡ）Ｆｉ８ビットでリフレッシュ列アドレス（Ｒ
ＦＣＡ）は１０ピツトとなる。しかしながら、リードリ
フレッシュを行うときは、個々のワードを指定しなけれ
ばならないから、本来の２１１行ｘ　２１１列の構成と
して扱う必要があり、したがって、ＲＡＭに供給する行
及び列アドレスはそれぞれ９ビツトとなるため、ＲＦＣ
Ａの１ピツトはＲＦＲＡの最上位ビットとしてマルチブ
レクスして、第１図ＭＡＤＲ３Ｂに供給−れる。また、
ＲＡＭ群の４群及びメモリパッケージの８枚を識別する
ために、リフレッシュＦＬＡＭ群ア、ドレス（ＲＭＧＡ
）　及びリフレッシュパッケージアドレス（ＲＰＫＡ）
には、それぞれ２ビツト及び３ビツトが割当てられる。

第４図は、第１図における動作制御回路２６の構成を示
す。操作デコーダ（ＯＤＥＣ）６０は、データ処理装置
６からのＣＮＴ３３にデコードして、リード信号７０又
はライト信号７１を発生する。ＡＮＤゲーグー７は、後
述するライトリフレツンユイネーブル信号（ＥＮＷ几）
７６が付勢されていないと！、ＲＥＦ３１を通過させて
、リードリフレッシュ信号（ＲＲＥＦ）７２１に発生す
る。

ＡＮＤゲーグー８は、ＥＮＷ几７６が付勢されていると
き、同様にしてライトリフレッシュ信号（ＷＲＥＦ）５
３ｔ−発生する。タイミング発生器６３は、リード信号
７０又はライト信号７１を受けてタイミング信号７４を
発生し、また、ＲＲＥＦ７２又はＷＲＥＦ５３ｔ−受け
ると、その時実行中のサイクルの終了後直ちに、タイミ
ング信号７４を発生し、更に、図中（Ｗ）で示した入力
端子に接続されたライト信号７１又はＷＲＥＦ５３が発
生したとき、ＷＥ３７を発生する。アドレスデコーダ（
ＡＤＥＣ）６１は、ＡＳＥＬ２４から５ＬＡＤＲ３５を
受けるとともに、ＲＥＦ３１の有無により正規のリード
又はライトアクセスかそれともりフレツンユアクセスか
を識別し、加えて、変換テーブル２３からのフィードバ
ックデータ４０が発生した場合はそれに従って予備メモ
リアレイ２１中のパッケージに変亜して、アドレスデコ
ード信号７５ｆｔ発生する。この信号は、ゲート群６４
でタイミング信号７４によりタイミング制御を受けて、
ＭＲ８ＥＬＯ〜９　（ｓ　ｏ　）　、　ＭＣ５ＢＬθ〜
９　（５１）、１’ＬＡ８０〜３　（３６）、ＣＡ３０
〜３（４１）の所定の組合せを、第２図について説明し
たように発生する。

アドレスレジスタ６５は、ＤＣＥ３４に応じて訂正可能
エラー発生時のＲＦＡＤＲ３２ｔ−ラッチし、そして、
予備メモリアレイへのデータ転送中は、後述するＲＣＯ
Ｉ７９が２回発生するたびにその内容を＋１することに
より、転送アドレスを指示し、エラーリセット信号（Ｅ
Ｒ８Ｔ）８１で内容をクリアする。比較器６６は、アド
レスレジスタ６５の内容と５ＬＡＤＲ３５とを比較する
とともに、ＲＥＦ３１によりリフレッシュ動作中か否か
を判定して、リフレッシュ時に両アドレスが一致すれば
リフレッシュ時一致信号（九〇〇Ｉ）７９を発生し、正
規のリード又はライトアクセス時に一致すれば正規アク
セス時一致信号（ＮＣＯＩ）８０を発生する。カウンタ
６７は、訂正可能エラー発生後におけるリフレッシュ行
アドレスの巡回数をカウントするためのものであり、Ｄ
ＣＥ３４により最初に＋１されて”１°になった後は、
ＲＣＯＩ７９を受けてカウントアツプする。そのカウン
ト値は、リフレッシュに関する動作状態に対応する。す
なわち、それが“０”ならばエラーの発生がない状態で
あり、”１°であれば訂正可能エラーが発生した状態で
あり、°２”であれば訂正データの再書込みのためのラ
イトリフレッシュであり、“３”であれば訂正データ書
込み後の再チェックのためのリードリフレッシュであり
、４ｍであればハードエラーデータの予備メモリアレイ
への転送のためのライトリフレッシュであり、”５°で
あれば次の転送データの読出しのためのリードリフレッ
シュであり、”６１であればこの転送データの予備メモ
リアレイへの書込みのためのライトリフレッシュである
ことを示し、以下、転送終了までカウントアツプを続け
、その間、奇数はリードリフレッシュを示し、偶数はラ
イトリフレッシュを示す。

カウントデコーダＣＤＥＣ６２は、カウンタ６７のカウ
ント値を解読して、他の信号との組合せにより各種の制
御信号を発生する。すなわち、ＲＣＯＩ　７９が発生し
たときにカウント値が°２°、。

“４”又は“６ｍ以上の偶数であれば、ライトリフレッ
シュイネーブル信号（ＢＮＷＲ）７６を付勢して、ライ
トリフレッシュを実行させる。ＵＰＩ３９ａは、カウン
ト値が“０゛又は′４”以上の偶数のときに付勢されて
、第３図（ａ）におけるＲＦ几Ｃのキャリーアウト（Ｃ
Ｏ）によりＲＦＣＣｔカウントアツプさせることにより
、リフレッシュアドレス中のＩ’ＬＦＣＡを＋１し、カ
ウント値が°ｌ°〜゛３”の間及び５”以上の奇数のと
きに付勢が止められて、前記の＋１動作を抑止する。

また、ＵＰ２３９ｂ及びＵＰ３３９Ｃは、通常は付勢さ
れているが、カウント値が”４°以降のデータ転送期間
中は付勢が止められ、ただ、前者はＩ　ＲＡＭ群の、ま
た後者は１パツケージの、それぞれ全内容の転送が終了
した時点で一時的に付勢されて、第３図のＲＭＧＣ及び
ＲＰＫＣをそれぞれカウントアツプさせる。ＣＤＥＣ６
２は、また、カウント値が“３°でハードエラー信号（
ＨＥＲＲ）２７が発生していなければ、再リードチェッ
クでエラーが発生せず、したがってソフトエラー（放射
線等に起因する一時的なエラー）と判断して、エラーリ
セット信号（Ｅ几５Ｔ）８１を発生し、アドレスレジス
タ６５及びカウンタ６７會リセツトして、通常のリード
リフレッシュにａｔ。一方、カウント”３°でＨＥＲＲ
２７が発生していたならば、ハードエラーと判断し、Ｅ
Ｒ８Ｔ８１’ｉ発生せずにカウントを続けさせ、最終デ
ータ転送後にＢＲ８Ｔ８１を発生して、通常のリードリ
フレッシュに戻す。セット信号（８ＥＴ）５２は、カウ
ント値が“５“以上の奇数に進んだ時のＲＣＯＩ７９に
よって付勢されて、リードリフレッシュで読出した転送
データを訂正データレジスタ１０にセットする。また、
再リードチェック信号（ＲＣＫ）８２は、カウント値が
“３“に進んだ時の几Ｃ０Ｉ７９によって発生される。

ハードエラーフラグ６９は、ＲＣＫ８２とＤＣＥ３４が
発生すればセットされ、ＥＲ８Ｔ８１でリセットされる
。

ＡＮＤゲート８３は、ライトリフレッシュによる再書込
み以前のエラーアドレスへの正規のライト動作と、予備
メモリアレイへの転送以前の当該転送アドレスへの正規
のライト動作とを検出するために、ＮＣ０Ｉ８０とライ
ト信号７１の同時生起を検出して、ライトリフレッシュ
禁止信号（ＤＷＲ）８４を発生する。ＣＤＥＣ６２は、
ＤＷＲ８４を受けるとＥＮＷＲ７６の付勢を止めて、Ａ
ＮＤゲーグー７と７８を切換え、当該アドレスのライト
リフレッシュをリードリフレッシュに切換えて、後述す
るメモリの内容の一致性を保障する。

第５図〜第８図は、本発明による操作過程の一例’ｊｒ
、１８３図（ａ）のリフレッシュアドレスカウンタが指
示するアドレスの推移で示したものである。

まず、第５図は、リードリフレッシュで読出したデータ
にエラーが検出されない場合である。左端の欄は、各リ
フレッシュサイクルを識別するためのリフレッシュサイ
クル番号である。ＲＰＫＡ。

ＲＭＧＡ、ＲＦＲＡ及びＲＦＣＡの各記号の意味は第３
図Φ）に同じであって、それらの欄は、それらのアドレ
ス値が、それぞれ、ＰＯ〜Ｐ７．ＭＯ〜Ｍ３、ＲＯ〜Ｒ
２５５及びＣｏ−Ｃ１０２３と推移することを示す。右
端の欄は、各リフレッシュサイクルの動作モードを示し
、ＲＦはリードリフレッシュ、ＷＦはライトリフレッシ
ュ、セしてＲ／Ｗは正規のリード又はライトの各サイク
ルを表わす。

第１行が示すように、サイクルＡＯでは、Ｍ−ＰＫＯＯ
ＲＡＭ群ＭＯ７）ＲＯ・ＣＯアドレスのす−ドリフレツ
ンユが実行される。ここで、ＡＯプサイルにおける第１
図の各部の動作を説明する。

２５６リフレツシユサイクル７４　ｍ　ｓのメモリ素子
に分散リフレッシュを行うのであるから、リフレッシュ
制御回路２５は、約１５μｓごとに、ＲＢＦ３１とＲＦ
ＡＤＲ３２を動作制御回路２６に送るとともに、Ａ８Ｅ
Ｌ２４にもＲＦＡＤＲ３２を送る。動作制御回路２６は
、ＲＥＦ３１により自動的にＭＣ８ＥＬＯ〜７及びＲ，
ＡＳＯ〜３を付勢するとともに、ＡＳＥＬ２４から５Ｌ
ＡＤＲ３５として送られてきたリフレッシュアドレスの
ＰＯ及びＭＯに基づいて、ＭＣ８ＥＬＯ及びＣＡＳＯを
それぞれ付勢する。他方、ＡＳＥＬ２４は、リフレッシ
ュアドレスのＲＯとＣＯを行アドレスと列アドレスにマ
ルチプレクスし、ＭＡＤＲ３８として送出する。この結
果、第２図について述べたように、Ｍ−ＰＫＯＯＲＡＭ
群０からリードリフレッシュによりアドレスＲＯ・Ｃ０
７）データが読出されるとともに、Ｍ−ＰＫＯＯＲＡＭ
群１〜３とＭ−ＰＫ１〜７の全ＲＡＭ群の８０行に対し
てＢ、Ａｓオンリイリフレッシュが行われる。Ｍ−ＰＫ
ＯのＲＡＭ群のアドレスＲＯ・ＣＯからの読出しデータ
は、メモリアレイ読出しデータ１４としてエラー検出・
訂正回路２でチェックされ、エラーが無ければ、そのデ
ータはチェック終了後に捨てられて、ＡＯのサイクルが
終了する。

ＡＯプサイルの次に屋１のリードリフレッシュが行われ
るのは、前述のように、約１５μｓ後であり、この間に
正規のリード又はライト動作が行われる。第６図は、そ
の様子を示すために、第５図の■の部分を拡大したもの
であって、その動作モード欄における記号孔／Ｗは正規
のリード又はライトサイクルの実行を表わす。以下同様
に、各リードリフレッシュサイクルは約１５μｓ間隔で
生起し、その合間に正規のリード又はライト動作が行わ
れる。第５図には、そのような一連の動作におけるリー
ドリフレッシュサイクルのみが記入されている。

ム１サイクルにおいて、ＲＦＲＡは＋１され、Ｍ−ＰＫ
ＯＯＲＡＭ群０においてリードリフレッシュが行われて
、今度はアドレス几１・ＣＯのデータが前回と同様にし
てチェックされ、そして、他のＲＡＭ群では８１行のＦ
ＬＡＳオンリイリシレツシュが行われる。以下同様にし
てＡ２５５サイクルが終ると、ＲＦＲＡはＲＯからＲ２
５５まで歩進したことになり、各行のリフレッシュが一
巡するとともに、ＲＯ〜几２５５・ＣＯのデータのチェ
ックが終了する。扁２５６サイクルでは、第３図（ａ）
　ＲＦ　ＲＣのキャリイアウド（ＣＯ）によりＲＦＣＣ
が＋１されて、列アドレスＲＦＣＡｔｉＣ１となり、以
後Ａ３１１サイクルまで、リフレッシュが再び一巡する
間に、今度はＲＯ−Ｒ２５５・Ｃ１のデータがチェック
される。以後列アドレスが順次増加されて、Ｃ１０２３
までのデータのチェックが終了すると、ＲＡＭ群Ｏのチ
ェックが完了し、ここで第３図（ａ）　ＲＦ　ＣＣのキ
ャリイアウド（ＣＯ）によりＲＭＧＣが＋１されて、Ｒ
ＡＭ群アドレスＲＭＧＡがＭＯからＭｌに増加し、ＲＡ
Ｍ群１のチェックに移る。以下同様托してＭ３までのデ
ータのチェックが終了すれば、パッケージアドレスＲ，
ＰＫＡがＰＯからＰｌに進み、Ｍ−ＰＫｌのチェックが
行われ、以下順次に、Ｐｌ・Ｍ３・Ｒ，２５５・Ｃ１０
２３までのデータがチェックされると、メモリアレイ１
の全アドレスのデータのチェックが終了し、再びＳＯの
サイクルに戻る。

第７図は、第５図の区間■におけるＡｎサイクルのリー
ドリフレッシュ時に、エラー検出・訂正回路２が訂正可
能なエラーを検出した場合（左欄外の記号（）がそのこ
とを示す）のフローを示している。エラー検出・訂正回
路２は、訂正可能エラー検出信号（ＤＣＥ）３４ｔ−動
作制御回路２６に送り、同時に、エラーのあったデータ
を訂正して、訂正データ１／ジスタ１０に格納する。動
作制御回路２６は、ＤＣＥ３４に応答して、訂正可能エ
ラー発生の事実を記憶するとともに、当該″エラーが発
見されたリフレッシュアドレスＲＦＡＤＲ３２（以下エ
ラーＲＦＡＤＲという。この例ではＰＯ・ＭＯ−Ｒ１１
−Ｃ１）をアドレスレジスタ６５（第４図）に記録し、
ＲＦＣＣ制御信号ＵＰ＋３９ａの付勢を止めて、リード
リフレツシユを続行する。ＵＰｌ　３９ａが付勢されて
いないため、Ａ２５６’サイクル（正常ならば扁５１２
サイクル）で第３図（ａ）のＲＦＲＣのｃｏ比出力生じ
ても、ＲＦＣＣは＋１することなく、シたがって、列ア
ドレスＲＦＣＡはＣ１のままである。

動作制御回路２６は、リードリフレッシュを続けながら
、第４図のアドレスレジスタ６５に記録しておいたエラ
ーＲＦＡＤＲと各リフレッシュサイクルのＲＦＡＤＲ３
２を比較回路６６で比較し、最初の一致、すなわち、訂
正可能エラーの発生後１巡目のＡｎ’サイクルを検出す
ると、ライトイネーブル（ＷＥ）３７ｔ−付勢してライ
トリフレッシュ動作を起こすとともに、第１図の訂正デ
ータレジスタ１０に格納されていた訂正データを、Ｄ８
ＥＬ２（１−経由してチェックピット発生回路３に送り
、ここでエラー訂正ビット群を付加して、Ｍ−ＰＫＯ（
２）ＲＡＭ群ＯのアトｖｘＲｎ　−ＣＩに再書込みする
（第７図（［ワ）。それから、動作制御回路２６はリー
ドリフレッシュを再開し、次のアドレス一致時、すなわ
ち再書込み後１巡目のリードリフレッシュにおいて、前
回再書込みをしたデータの再チェックを行い、エラーが
検出されなければ、以前のエラーはソフトエラーと判断
し、ＵＰ＋３９ａｔ再び付勢するとともに、第４図のア
ドレスレジスタ６５をリセットして、通常のリードリフ
レッシュ動作に戻る。第７図のＡｎ“サイクルが前記の
再チェックのサイクルであり、そとを示す。やがて、Ｒ
ＦＲＡがＲ２５５に達してＲＯに戻る時、すなわちＡ３
１２サイクルにお＾て、ＲＦＣＡはＣ１からＣ２に進み
、第５図のフローに戻る。

第８図は、第７図■から分岐する別の事例であって、そ
れは、Ａｎ“サイクルで再度訂正可能エラーが検出され
る点で、まず第７図の場合とは異なる。この場合には、
動作制御回路２６は、ノ・−ドエラーの発生と判断し、
第４図のＩ・−ドエラーフラグ６９をセットすることに
よりＨＥＲＲ２７を発生して、変換テーブル２３に当該
エラーＲＦＡＤＲ１−ハードエラーアドレスとして登録
するとともに、切換メモリパッケージとして、予備メモ
リアレイ２１内の未使用のパッケージの１つ、例えばＭ
−ＰＫ８０番号を登録する。他方、訂正されたデータは
訂正データレジスタ１０に格納され、ＵＰＩ３９ａも付
勢されないままに保たれる。その結果、Ａ３１１”サイ
クルが終ってＲＦＲＡがＲ２５５からＲＯに戻っても、
′ＢＦＣＡはＣ１のｉまを保ち、切換パッケージへの転
送のための一連のリフレッシュサイクルがＴ２５６サイ
クルから開始される。以後、ｆＬＯ〜九ｎ−１と順次リ
ードリフレッシュが行われ、ＡＴｎサイクルにおいて、
第４図の比較器６６は再びアドレスレジスタ６５の内容
とリフレッシュアドレスの一致を検出し、ＣＤＥＣ６２
はＥＮＷＲ７６を付勢して、ＷＲＥＦ５３によりライト
リフレッシュを指示する。この時、変換テーブル２３は
、登録されているハードエラーアドレスとリフレッシュ
アドレスＲＦＡＤＲ３２が一致したことを検出して、フ
ィードバックデータ４０により、動作制御回路２６に対
して、Ｍ−ＰＫＯの代りにＭ−ＰＸ３にアクセスすべき
ことを知らせる。そこで、動作制御回路２６は、パッケ
ージアドレス几ＰＫＡをＰｏがらＰ８に変更して、訂正
データレジスタ１ｏのデータを切換メモリパッケージＭ
−ＰＫＳ内の対応するＲＡＭ群（ＭＯ）の同一行・列ア
ドレス（几ｎ、−Ｃ１）に書込み、同時にＵＰｌ　３９
ａｔｌ−付勢して、次のＲ２５５からＦＬＯへの変化の
際にＣ１からＣ２への歩進を行わせる。すなわち、屋Ｔ
２５６からＡＴ５１１までのサイクルは、図の右欄外に
表示したように、Ｒｎ−Ｃｌのデータを予備メモリアレ
イ２１に書込むための一連のリフレッシュサイクルであ
る。なお、前述のライトリ７レツンユに伴い、動作制御
回路２６は、アドレスレジスタ６５の内容を＋１して、
次遅の動作に備える。

以降Ｒｎ−Ｃｏまでの一連のりフレッシュサイクルは、
２巡の２５６リフレツシユサイクルを単位として、ＲＦ
ＣＡをＣ２，Ｃ３，・・・・・・と順次進めながら、最
初の１巡目におけるＲｎ−ｃｉ（ｉ雛２，３．・川・・
、１０２３．０）のリードリフレツシュで、Ｍ−ＰＫＯ
からデータを読出して訂正データレジスター０に格納し
、２巡目のＲｎ・Ｃｉ　（７）　ＩＪ　−トＩＪフレッ
シュをライトリフレッシュに切換えて、訂正データレジ
スター０の内容をＭ−ＰＸ３に転送する。第８図のＡ　
Ｔ　ｎ　’サイクルは几ｎ−０２に対する１巡目のリー
ドリフレッシュで、ＡＴｎ“は２巡目のライトリフレッ
シュである。

この間、ＵＰＩ　　３９ａは、１巡目のリードリフレッ
シュが終ると付勢を止め、２巡目のライトリフレッシュ
が終ると付勢することにより、ＲＦＣＡを２連単位で歩
進させる。予備メモリアレイ２１【２紮転送すべきデータのアドレスは、変換テーブル２３が
保持する。その値は、当初はＩ・−ドエラーアドレスで
あるが、予備メモリアレイ２１への転送のためのライト
リフレッシュが行われるたびにそのＲＦＣＡ部を＋１し
て、次に転送すべきデータのアドレスを維持し、その値
とＲＦＡＤ几３２が一致すると、切換パッケージ番号が
動作制御回路２亀に送られる。

以上のようにして、Ｒｎ−Ｃ０までの転送が終了すると
、次にＲ＋ｒ＋＋１−Ｃｉ　（ｉ＝１．２．　・・・・
・・１０２３．Ｏ）の転送が行われ、以下同様にして、
ｎｏ　−ｃ　ｉを経て、ａｎ−ｔ−ｃｉまでの転送が行
われる。この間、第３図（ａ）のＲＭＧＣ制御信号ＵＰ
２３９ｂは付勢されず、したがって、ＲＦＣＣのキャリ
イアウド（ＣＯ）によるＲＭＧＣのカウントアツプは抑
止される。Ｒｎ−１・ＣＯの転送が終了すると、ＲＡＭ
群０の全内容がＭ−ＰＸ３のＲＡＭ群０に転送されたこ
とになり、ここでＵＰ意３９ｂは一時的に付勢されて、
Ｒ，ＭＧＣをカウントアツプさせ、几ＭＧＡはＭｌとな
る。

以下同様にして、Ｍｌ、Ｍ２及びＭ３についてのデータ
転送が逐次実行され、記号＠の所でＭ−ＰＫＯからＭ−
ＰＸ３への全データの転送が完了して、第５図＠に戻り
、Ｍ−ＰＫＩのリードリフレッシュが開始される。この
時、変換テーブル２３の切換フラグをセットすることに
より、以後のＭ−ＰＫＯへのアクセスは、すべてＭ−Ｐ
Ｘ３に切換えられる。

ここで、再書込み期間及び予備メモリアレイへのデータ
転送期間中におけるデータの一致性の保障について、説
明する。まず、第７図のフローにおいて、Ａｎ’サイク
ル以前にエラーアドレスに対して正規のライトアクセス
が要求された場合には、第１図の動作制御回路２６は、
この正規のライトアクセスを実行させるとともに、訂正
可能エラー発生の記憶をキャンセルし、そして、既に旧
データとなってしまった訂正データレジスタ１０内のデ
ータの書込みを防ぐために、Ａｎ’サイクルのライトリ
フレッシュをリードリフレッシュに切換え、更に、ＵＰ
１３９ａを付勢する。これにより、Ａ２５６“サイクル
で０１が＋１されてＣ２となり、第５図のＡ３１２サイ
クルと同じアドレスのリードリフレッシュが行われて、
第５図の平常フローに戻る。

Ａ　ｎ　’サイクルとＡｎ“サイクルの間で正規のライ
トアクセスがエラーアドレスに対して要求された場合も
、このライトアクセスを実行させ、訂正可能エラー発生
の記憶をキャンセルするとともに、ＵＰＩ　３９８を付
勢すれば、Ａｎ“サイクルでは、再チェックのためのリ
ードリフレッシュではなく、新しいデータをリードリフ
レッシュによりチェックすることになるから、第７図の
Ａｎサイクルと同じことで、訂正可能エラーが検出され
なければ通常のリードリフレツンユ過程に戻る。

ただし、このときに新データでも訂正可能エラーが検出
されれば、再び第７図のＡｎサイクル以下の経過をたど
ることになる。

また、第８図のフローに入った後で、ＡＴｎサイクルよ
り前に、当該エラーアドレスに対して正規のライトアク
セスの要求があった場合には、Ｍ−ＰＫＯとＭ−ＰＸ３
の両方に書込みを行わせ、ＡＴｎサイクルのライトリフ
レッシュをリードリフレッシュに切換える。しかし、こ
の場合は、Ｍ−ＰＫＯにハードエラーのあることが既に
判明している１であるから、第８図の以下のフローはそ
のまま継続させる。同図の区間ＲｎＣ２以降においてＭ
−ＰＫＯへのライトアクセスが要求されたときも、同様
にＭ−ＰＸ３への書込みを併せて行い、更に、転送デー
タのアドレスとライトアドレスが一致した場合は、当該
アドレスのライトリフレッシュ（例えばＡＴｎ“サイク
ル）をリードリフレッシュに切換えて、パッケージ切換
操作中のデータの一致性を保障する。

本実施例は、ＲＡＭ群−メモリパッケージ−メモリアレ
イという装置構成の場合であるが、もつとφ規模な構成
（例えばｌＲＡＭ群のみ）あるいはもつと大規模な構成
（例えばメモリアレイ１と予備メモリアレイ２１０組が
複数組）に対しても、本発明は適用できる。

また、本実施例は、訂正データの再書込み後の再チェッ
ク、更にはハードエラー発生時の予備メモリへのデータ
書替え操作も、すべてリフレッシュサイクルにおいて行
い、しかも、書替え期間中のデータの一致性が保障され
ているから、正規のリード及びライト動作を待たせない
という本発明ノ効果は一層徹底している。なお、予備ヘ
ノ切換えは、パッケージ単位に限らず、他の単位、例え
ばＲＡＭ群単位、行アドレス単位等によることができる
。

更に、本実施例は、ｌＲＡＭ群に対してリードリフレッ
シュ又はライトリフレッシュを行うのと同時に、他の全
ＲＡＭ群に対しては通常のＲＡＳオンリイリフレッシュ
を行うところに、別の利点がある。すなわち、前記従来
装置が行っているリードリフレッシュをそのまま複数の
ＲＡＭ群からなる大容量メモリ装置に適用したのでは、
従来一般に行われている全ＲＡＭ群の一層リフレッシュ
を行ったときに、全ＲＡＭ群からそれぞれのワードが同
時に読出されることになる。そこで、チェックすべき１
つのワードを抽出するためのデータ選択回路が必要にな
るが、大容量装置においてはこの選択回路のハードウェ
ア量も相当なものになる。さりとて、これを避けてｌＲ
ＡＭ群ずつリフレッシュして行くのでは、単位時間当た
りのリフレッシュアクセス数が増大する結果、正規のリ
ード及びライト動作に利用できる時間が減少し、メモリ
としての性能が低下する。本実施例は、この沃問題も鉢子るものである。

〔発明の効果〕

本発明によれば、診断のみならず、訂正データの再書込
みも、予定のリフレッシュサイクルにおの性能を低下さ
せることなく信頼性を高める効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成を示すブロックタ
イヤグラム、第２図は第１図中のメモリアレイと予備メ
モリアレイのブロックダイヤグラム、第３図（ａ）は同
じくりフレッシュ制御回路のブロックタイヤグラム、第
３図中）はリフレッシュアドレスのフォーマット図、第
４図は同じく動作制御回路のブロックダイヤグラム、第
５図はエラーが検出されない場合における第１図の装置
の動作のフローチャート、第６図は第５図の■区間を拡
大したフローチャート、第７図はソフトエラーが発生し
た場合における第５図の＠区間に相当するフローチャー
ト、第８図はハードエラーが発生した場合における同装
置の動作のフローチャートである。１・・・メモリアレイ、２・・・エラー検出・訂正回路
、１０・・・訂正データレジスタ、２５・・・リフレッ
シュ制御回路、２６・・・動作制御回路、６５・・・ア
ドレスレジスタ、６６・・・比較器。

Claims

【特許請求の範囲】

１、行列状に配列された複数のメモリセルを含むダイナ
ミックメモリ素子を構成素子とするメモリ装置において
、読出しデータのエラーをチェックして訂正可能エラー
を訂正するエラー検出・訂正回路と、訂正された読出し
データを保持する訂正データレジスタと、所定時間間隔
で相次ぐ行・列アドレスを順次指定するリフレッシュア
ドレスを発生するとともにリフレッシュ操作を指示する
リフレッシュ制御回路と、アドレスレジスタ及び同レジ
スタの内容と各リフレッシュアドレスの一致を検出する
回路を含み、前記リフレッシュ制御回路の指示に応じて
リフレッシュアドレスの指定する行・列アドレスに対し
て読出し操作を行うことにより指定された行アドレスの
リフレッシュを実現し、前記エラー検出・訂正回路がリ
フレッシュ時に訂正可能エラーを検出したことに応じて
その時のリフレッシュアドレスを前記アドレスレジスタ
に格納して前記一致検出回路の一致検出時に前記訂正デ
ータレジスタの内容の書込みを行う動作制御回路とを備
えた、診断及びエラー訂正装置。