JPS6130307B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、制御命令をマイクロコンピユータシ
ステムにインプツトするための回路装置であつ
て、この場合マイクロプロセツサが、アドレス母
線とデータ母線と制御母線とを介して、少くとも
一つの書込み・読取り記憶器及び定値記憶器に接
続されいるとともに、アドレス母線と入出力母線
と別の導線とを介して並列的な入出力インターフ
エースブロツクに接続されており、該ブロツクが
少くとも一つの割込要求入口を介して少くとも一
つの周辺ユニツトに接続されているものに関す
る。

マイクロコンピユータシステムとその周辺ユニ
ツトの間におけるデータ転送のためには、既に
種々異なつた方法が開発されている。例えばイン
プツトとアウトプツトとがプログラミングされて
いる場合、そのデータ転送は、システムのマイク
ロプロセツサが設定するプログラムによつて制御
される。然し乍ら、この場合は次のような不都合
な点のあることが明らかにされた。即ち、周辺ブ
ロツク（周辺構成要素）の数が増大するにつれ
て、ソフトウエアに要する費用も嵩むことにな
り、更にこのプロセツサは、データ又は制御命令
の有無を程度の差こそあれ頻繁に確認するために
使用するたびごとに、その周辺ユニツトの検索を
行なわねばならず、従つて他のアウトプツトを行
なうための時間が失われているという点である。

矢張り公知ではあるが別の方法、つまり割込み
インプツト方式においては、上記欠点が部分的に
回避される。この場合、受容すべきデータ又は制
御命令が存在する以上、通常は該システムのマイ
クロプロセツサに割込要求が送られ、該要求の受
領後に、マイクロプロセツサは継続中のプログラ
ムを中断し、レジスタ内容を一時的に記憶し、割
込みプログラムを用いることにより、周辺ユニツ
トから送られて来た新しいデータを受容してこれ
を処理し、割込みプログラムの終了後にメインプ
ログラムを続行させる。複数の周辺ブロツクが存
在していて、同時に複数の割込みが要求された場
合には、優先度論理装置を用いる事により、デー
タのインプツト及び処理の順序が決定される。こ
の場合、公知のマイクロコンピユータシステムに
おいては、データを同時に並列的にインプツト及
びアウトプツトするのに適している割込み優先度
決定ブロツクが用いられる。市販されているこの
種のブロツク、例えばテキサスのTMS9901（ユ
ーザーハンドブツクTM990／100M、1977年12
月）は、その周辺に対する共通部位に、十六個の
割込み入口と並列的に生ずるデータのための別の
入口及び出口とを有している。更にこのブロツク
は、マイクロプロセツサに対する共通部位に、一
つの割込み出口とこれに所属している四つのアド
レス出口とプロセツサとの連絡に必要な別の入口
及び出口とを有している。割込み要求が出された
場合には、内蔵された優先度論理装置が割込み信
号の優先度を決定し、最高の優先度に属するアド
レスとマイクロプロセツサ用割込みとを生ぜしめ
る。

この割込みインプツトという方法を利用する場
合に免れることの出来ない欠点として、マイクロ
プロセツサが継続している操作の中断とその延期
とを余儀なくされるということが挙げられる。

なおこの場合、前述したブロツクを用いるなら
ば、より高い優先度を与えられて新たに生ぜしめ
られた単数もしくは複数の割込みによつて、現行
の割込みプログラムを中断させることが可能であ
る。その結果として惹起される割込みプログラム
のネステイング（入れ子）のためには、プロセツ
サが付加的な時間を必要とする。そのほかにも、
割込み用入口の数が比較的制約されているという
欠点があるため、インプツトしようとする多数の
制御命令が存在する場合には、二つのブロツクの
継続操作（カスケーテイング）により割込みの拡
張を行なわなければならない。然しそのために
は、付加的なソフトウエア経費とそれに応じたよ
り多くのプロセツサタイムを必要とする。

そこで本発明の課題とするところは、上述した
諸欠点を除くことを期して制御命令投入回路装置
に改良を加え、インプツトすべき制御命令が多数
ある場合にも、最小のインプツトチヤネル数で充
分に処理を行ないうるようにし、しかもマイクロ
プロセツサがインプツトプロセスに際して要する
時間を出来るだけ短縮することにある。

この課題を解決するため、マイクロプロセツサ
が割込みを引き受ける準備状態をクリア信号によ
り信号化することによつて、公知の二つの方法を
部分的に応用することが、本発明により提案され
た。この場合、並列的な入出力インターフエース
ブロツクの割込み要求入口と周辺ユニツトとの間
に配置された走査及び比較装置は、前記のクリア
信号によつて作動せしめられ、更にこの走査及び
比較装置は、周辺ユニツト内にまとめられていて
一つのアドレスにより特徴づけられた制御命令信
号発生器を走査して、その切換え状態を同一アド
レスのもとで記憶された切換え状態と比較し、そ
の際不整合がある場合には、割込み要求が出さ
れ、記憶された切換え状態が制御命令信号発生器
の切換え状態に整合せしめられる。

本発明によつて得られた利点は、主として以下
のことにある。即ち、マイクロプロセツサが周辺
の走査プロセスを免除乃至軽減せしめられる一
方、インプツトしようとする多数の制御命令のた
めにはただ一つの割込み要求入口しか必要とせ
ず、データ入口も全く必要とされないので、周辺
に対する共通部位における並列的なインターフエ
ースブロツクのその他の入口を、他の目的のため
に用立てうるということである。周辺ユニツト内
にまとめられた制御命令信号発生器は逐次走査さ
れるので、ひとたびスタートせしめられた割込み
プログラムが、新たに投入された制御命令によつ
て中断されることはなく、従つてプロセツサの時
間を倹約することが出来る。もう一つの利点は、
各制御命令信号発生器がマトリクス状のキーボー
ドにまとめて収容されていることであり、この装
置によりそれ自体公知のように配線と制御素子と
の節約をはかることが可能になる。

次に、添付図面に示した具体例につき、本発明
を詳細に説明する。尚、具体例中、記号の上部に
バーが付された装置の入口、出口又は導線（例え
ば，）はポテンシヤルが低い場合に作
動し、バーがない記号はポテンシヤルが高い場合
に作動することを示している。

第１図において符号１で示されているマトリク
ス状のキーボードの横列導線及び縦列導線は、ダ
イオード２を介して直列接続された制御命令信号
発生器３により、互いに接続可能である。これら
の横列導線Ｚ_p〜Ｚ_oは、デマルチプレクサとオプ
トカツプラーと増幅器とから成る横列制御装置４
の各出口に接続されている。カウンタとパルス発
生器とから成り横列導線をアドレツシングするア
ドレス信号発生装置としてのアドレツシング装置
４．１は、アドレス導線４．２を介して横列制御
装置４とこの横列制御装置４とアドレス導線４．
２と共にデマルチプレクサ回路を構成するアドレ
ツシング可能なラツチ４．３とに接続されてい
る。縦列導線Ｓ_p〜Ｓ_oは、オプトカツプラーとパ
ルスフオーマとドライバとから成るダイオード
２、制御命令信号発生器３、横列導線Ｚ_p〜Ｚ_o及
び縦列導線Ｓ_p〜Ｓ_oと共に周辺装置を構成する縦
列受信器５の各入口にそれぞれ接続されている。
それぞれの縦列導線に配属された縦列受信器５の
出口は、多重記憶器６の各入口に接続されてお
り、この場合各横列導線には多重記憶器６が配属
されていて、該多重記憶器６における記憶セルの
数は、縦列導線の数に等しい。従つて、例えば八
本の横列導線と八本の縦列導線とを有するマトリ
クスにおいては、全部で64の単個記憶セルが存在
していることになり、これらの記憶セルは、オク
タル（八進）フリツプフロツプとして構成された
八個の多重記憶器６内で分割されている。多重記
憶器６のパルスコネクタCPは、アドレツシング
可能なラツチ４．３の出口と接続状態にある。例
えば横列導線Ｚ_pをアドレツシングする際には、
この横列導線に配属されたオクタルフリツプフロ
ツプ６のパルスコネクタCPが、アドレツシング
可能なラツチ４．３を介して同時に作動（活性
化）されるので、横列導線Ｚ_pと縦列導線Ｓ_p〜Ｓ
_oとに接続された制御命令信号発生器３の切換え
状態は、縦列受信器５とこれに対応するオクタル
フリツプフロツプ６の入口とを介して、その各出
口に伝送される。

符号７で示されたマルチプレクサのデータ入口
は、多重記憶器６の出口と接続されている。母線
ドライバ７．１は、その入口側でマイクロコンピ
ユータシステム８のアドレス母線ABに接続され
ている一方、その出口側では、アドレス導線の第
一の部分を介してマルチプレクサ７と母線ドライ
バ７．１とともにマルチプレクサ回路を構成する
デマルチプレクサ７．２のアドレス入口に接続さ
れ、かつアドレス導線の第二の部分を介してマル
チプレクサ７のアドレス入口にも接続されてい
る。デマルチプレクサ７．２の各出口は、多重記
憶器６の出口におけるクリアコネクタと接続
状態にある。マルチプレクサ７の出口Ｚは、母線
ドライバ７．１を介してデータ入力導線CRUIN
に接続されており、このデータ入力導線CRUIN
は、データ出力導線CRUOUT及びパルス信号導
線CRUCLKと同様に、マイクロコンピユータシ
ステム３の直列的な入出力母線CRUに配属され
ている。

マイクロコンピユータシステム８のマイクロプ
ロセツサCPUは、アドレス母線ABとデータ母線
DBと制御母線StBとを介して、少くとも一つの
書込み・読取り記憶器RAMと定値記憶器ROMと
に接続されているとともに、アドレス母線ABと
入出力母線CRUと別の導線９，１０とを介し
て、並列的な入出力インターフエースブロツク
IFとDMA制御装置とに接続されている。書込
み、読取り記憶器RAM内で記憶された若干数の
データワードにおけるそれぞれ一つのビツトは、
所定の制御命令信号発生器３の切換状態に配属さ
れている。並列的な入出力インターフエースブロ
ツクIFは、割込要求入口CINTとDMA走鎖のた
めのクリア信号をアウトプツトする出口CIENと
を介して、以下の第２図の説明で詳しく述べると
比較装置１１に接続されている。DMA制御装置
は、DMA制御装置にアドレス信号の送出を要求
するDMA要求信号を読み取る入口１と
受け取り信号を発生する出口１とを介し
て、比較装置１１に接続されている。

第２図において符号１２で示されている排他的
論理和素子の一つの入口は、データ入力導線
CRUINに接続され、又この素子のもう一つの入
口は、第２の記憶装置としての別の書込み・読取
り記憶器Flag−RAMのデータ出口Doutに接続さ
れている。この別の書込み・読取り記憶器Flag
−RAMは、アドレス母線ABと接続状態にあると
共に、データ入口Dinを介してデータ母線DBのデ
ータ導線DOに、又書込みコネクタＷを介して制
御母線StBの導線MWに、それぞれ接続されてい
る。この別の書込み・読取り記憶器Flag−RAM
内では、制御命令信号発生器３の切換え状態が１
ビツトワードの形で記憶されている。更にこの排
他的論理和素子１２の出口は、第一の否定論理積
素子１３を介してこの否定論理積素子１３ととも
に第一のＪフリツプフロツプ回路を構成する第
一のＪフリツプフロツプ１４の入口Ｊに接続
されており、その出口Ｑは、並列的なインターフ
エースブロツクIFにおける割込み要求入口
と第二の否定論理積素子１５の入口とに接続され
ている。第一の否定論理積素子１３における別の
入口には、DMA制御装置が他の目的のために使
用されている場合、このDMAブロツクから導線
１６を介して遮断信号を供給することが出来る。
第一のＪフリツプフロツプ１４におけるセツト
コネクタＳは、第二の否定論理積素子１５の別の
入口と、並列的なインターフエースブロツクIF
のクリア信号をアウトプツトする出口CIENとに
接続されている。第二の否定論理積素子１５の出
口は、この第二の否定論理積素子１５とともに第
二のＪフリツプフロツプ回路を構成する第二の
Ｊフリツプフロツプ１７における入口Ｊと接
続されており、その出口ＱはDMA要求信号を読
取るDMA制御装置の入口１に、又その
セツトコネクタＳは受け取り信号をアウトプツト
するDMA制御装置の出口１に、それぞれ
接続されている。

パルス信号をＪフリツプフロツプに供給する
ために必要とされるコネクタ並びに接続導線は図
示されていない。これまでに述べたデイジタル結
合素子と各構成素子（ブロツク）とは、市場で容
易に入手しうる機素であつて、この場合例えば、
マイクロプロセツサ、並列的なインターフエース
ブロツク及びDMA制御装置としては、テキサ
ス・インストルメンツ社から出されている
TMS9900、TMS9901及びTMS9911型のものを使
用することが可能である。これらのブロツクにお
ける種々異なる入口及び出口で生ずる信号は、本
発明における入口及び出口と同じ標識を有してい
る。

次に、マイクロコンピユータ制御されるエレベ
ータにおける階層呼び信号をインプツトするため
に用いられる当該回路装置を例にして、本発明の
作用形成を説明する。

マイクロプロセツサが割込み要求の許可信号と
してのクリア信号とインターフエースブロツク
IFの出口CIENを介して比較装置１１へ伝送し、
マイクロコンピユータシステム８が周辺制御命令
を受容する準備が整つたことを比較装置１１へ通
知する。その際、マイクロプロセツサCPUと並
列的なインターフエースブロツクIFの出口CIEN
におけるポテンシヤルが高められる。斯くして、
例えば比較装置１１から割込み要求が存在してい
ない場合には、同じブロツクの比較装置１１から
の割込み要求を示す信号を読み取る入口が
高いポテンシヤルを有することになる。また割込
み要求が存在する場合にはは低いポテンシ
ヤルとされる。

IFの出口CIENと第一のＪフリツプフロツプ
１４の出口Ｑとから送出される信号に基づいて
DMA制御装置にアドレス信号の送出を要求すべ
く第二のJKフリツプフロツプ１７へ信号を送出
する第二の否定積素子１５の出口と、パルス信号
の変換について比較装置１１における第二のＪ
フリツプフロツプ１７の出口Ｑでも、DMA要求
信号として逐次解釈される（所謂インタプリタ方
式）ポテンシヤル変換が行なわれる。

次いでこのDMAブロツクは、その出口
１を介して受け取り信号を第二のＪフリツプフ
ロツプのセツトコネクタＳに与えアドレス母線
ABとデータ母線DBを介したコントロールが所望
される旨をマイクロプロセツサCPUに信号す
る。このことは或る所定の待ち時間において認め
られ、その後でDMA制御装置がDMA制御装置の
アドレスレジスタの多重記憶器６と書込み・読取
り記憶器Flag−RAMの記憶場所を指定するアド
レスとアドレス母線ABにセツトする。これによ
つて、周辺ユニツト１〜７と比較装置１１の書込
み・読取り記憶器Flag−RAMとが応答されたこ
とを感知する。ところで、該当するクリアコネク
タを介してその出口が作動せしめられること
によつて、アドレスの第一の部分は、所定の横列
導線に配属されたオクタルフリツプフロツプ６
を、デマルチプレクサ７．２を介して識別する。
他方、このアドレスにおける第二の部分は、マル
チプレクサ７のアドレス入口を介して、所定の縦
列導線に配属された個々のオクタルフリツプフロ
ツプ記憶セルを識別する。次に、マルチプレクサ
７の出口Ｚで生じかつ所定の制御命令信号発生器
３の切換え状態に応じた識別済みの記憶セル６の
出力状態が、データ入力導線CRUINを介して、
比較装置１１の排他的論理和素子１２における一
つの入口に伝送される。これと同時に、書込み・
読取り記憶器Flag−RAMが、アドレスの第一の
部分と第二の部分とによつて応動せしめられた記
憶場所の内容すなわち、マイクロコンピユータ８
によつてFlag−RAMに記憶されている情報を、
Flag−RAMの出口Doutを介して排他的理論和素
子１２の他の入口に伝送する。

ところで、Flag−RAMに記憶された１ビツト
ワードが切換え状態すなわち、制御命令信号発生
器３からの制御命令が存在していないことを示す
「アウト」に応じて値「０」を有し、これに対し
走査された周辺ビツトが該当する制御命令信号発
生器３の切換え状態すなわち制御命令信号発生器
３から制御命令が存在することを示す「イン」に
応じて値「１」を有するものと仮定するならば、
その際の排他的論理和素子１２の出口は高く、パ
ルス信号変換に際する第一のＪフリツプフロツ
プ１４の出口Ｑは低くセツトされる。この信号変
換は、並列的なインターフエースブロツクIFの
入口において、CRUINとDoutとの信号が不
整合の場合には割込み要求として逐次解決され
る。この割込み要求が存在している場合には、第
一のＪフリツプフロツプ１４の出口Ｑと接続さ
れた第二の否定論理積素子１５の入口が、矢張り
低いポテンシヤルを有しているので、第二の否定
論理積素子１５と第二のＪフリツプフロツプ１
７を介して別のDMA要求信号がDMA制御装置に
出されることはない。

マイクロプロセツサCPUが割込み要求を受領
した後で、該プロセツサは多重記憶器６とFlag
−RAMとに記憶された夫々の１ビツトワードの
不整合の検出されたDMA制御装置のアドレスレ
ジスタにおけるアドレスを読み取る。更にこのマ
イクロプロセツサCPUは、同じようにしてデー
タ入力導線CRUINにおける走査された多重記憶
器６の周辺ビツトを読み取り、それを該アドレス
のもとでデータ導線DOを介して比較装置１１の
書込み・読取り記憶器Flag−RAMに書き込む。
この場合CRUINからの信号が「０」でFlag−
RAMに記載されていた書き込まれる前の信号が
「１」である場合には、この「１」を「０」とす
る第２の記憶命令によつてFlag−RAMには
「０」が書込まれる。またCRUINからの信号が
「１」でFlag−RAMに記憶されていた書込まれる
前の信号が「０」である場合には、この「０」を
「１」とする第１の記憶命令によつてFlag−RAM
には「１」が書込まれ、かつ割込みプログラムを
実行し、この処理を完了後はマイクロプロセツサ
CPUが並列的なインターフエースブロツクIFの
出口CIENを低いポテンシヤルにセツトし、これ
によつてクリア信号は消滅し、この新しい切換状
態はDO及びDoutを介してFlag−RAM及び排他
的論理和素子１２へ付与されたことによつて
CRUINとDOの値は等しくなり、第一のＪフリ
ツプフロツプ１４のセツトコネクタＳを介してそ
の出口Ｑは高いポテンシヤルにセツトされ、ひい
ては割込み要求は消去せしめられる。このように
してFlag−RAM、排他的論理素子１２、第一の
否定論素子１３及び第一のＪフリツプフロツプ
１４とでマイクロコンピユータシステム８に割込
み要求を行なうべく機能する。

この時点でマイクロコンピユータシステム８が
処理すべき何らかの仕事を持つている場合にはク
リア信号を出力しないが、仕事を持つていない場
合には、クリア信号がまたマイクロプロセツサ
CPUからIFの出口CIENを介して新たに比較装置
１１にアウトプツトされるので、前述したのと同
じプロセスが繰り返される。比較プロセス中に多
重記憶器６とFlag−RAMの１ビツトワードとの
不整合が検出されない場合にも比較装置１１から
矢張り割込み要求が提出されることはない。この
場合クリア信号が維持されるならば、継続して
DMA要求が第二の否定論理積素子１５及び第二
のＪフリツプフロツプ１７を介してDMAブロ
ツクの入口１に出されるが、そのため
は、DMA要求信号が受け取られるたびごとに、
DMA制御装置の出口１を介して、第二の
Ｊフリツプフロツプ１７の出口Ｑが、パルス信
号変換に際し低いポテンシヤルにセツトされる。
DMA制御装置のアドレスレジスタの最終アドレ
スに達した場合にはDMA割込み要求が生ぜしめ
られ、その結果として、マイクロプロセツサ
CPUがDMA制御装置のレジスタを新たに装荷さ
せることになる。

なお、CRUOUTは割込み要求を処理後エレベ
ータケージに対して指示信号をマイクロプロセツ
サ８からエレベータケージへ送出するために使用
される導線であり、MWは制御母線StBを介して
Flag−RAMへの書込み・読取りを制御する制御
信号マイクロプロセツサ８から書込みコネクタＷ
へ伝送する導線である。

【図面の簡単な説明】

第１図は、本発明による回路装置の方式構成
図、第２図は、第１図における回路装置の比較装
置の方式構成図である。 １……マトリクス状のキーボード、２……ダイ
オード、３……制御命令信号発生器、４……横列
制御装置、４．１……アドレツシング装置、４．
２……アドレス導線、４．３……ラツチ、５……
縦列受信器、６……多重記憶器、（オクタルフリ
ツプフロツプ）、７……マルチプレクサ、７．１
……母線ドライバ、７．２……デマルチプレク
サ、８……マイクロコンピユータシステム、９，
１０，１６……導線、１１……比較装置、１２…
…排他的論理和素子、１３，１５……否定論理積
素子、１４，１７……Ｊフリツプフロツプ、
AB……アドレス母線、１……出口、
１……入口、CIEN……出口、……
割込要求入口、CP……パネルコネクタ、CPU…
…マイクロプロセツサ、CRU……入出力母線、
CRUCLK……パルス信号導線、CRUIN……デー
タ入力導線、CRUOUT……データ出力導線、DO
……データ導線、DB……データ母線、Din……デ
ータ入口、Dout……データ出口、１７……Flag
−RAM……書込み・読取り記憶器、IF……入出
力インターフエースブロツク、Ｊ……入口、
MW……導線、……クリアコネクタ、Ｑ……
出口、RAM……書込み・読取り記憶器、ROM…
…定値記憶器、Ｓ……セツトコネクタ、Ｓ_p〜Ｓ_o
……縦列導線、StB……制御母線、Ｗ……書込み
コネクタ、Ｚ……マルチプレクサ出口、Ｚ_p〜Ｚ_o
……横列導線。

Claims (1)

1. 【特許請求の範囲】 １ 割込み要求の許可信号を発信し、割込みを要
   求する要求信号を受信すると、所定の処理プログ
   ラムを実行する場合には第１の記憶命令を送出し
   て所定の処理プログラムを実行し、前記所定の処
   理プログラムを実行しない場合には第２の記憶命
   令を送出する処理装置と、各周辺装置の制御命令
   の有無を逐次記憶するとともにDMA制御装置か
   ら供給されるアドレス信号に対応する周辺装置の
   前記制御命令を送出すべく前記処理装置と周辺装
   置とに電気的に連結された第１の記憶装置と、前
   記処理装置から割込み要求の許可信号を受信する
   場合第１の記憶装置から供給される制御命令の有
   無を示す信号と、記憶された割込み処理状態を示
   す信号とを比較し、この比較において不一致を検
   出する場合には割込みを要求する要求信号を生起
   して前記処理装置へ送出する比較装置と、前記
   DMA制御装置からアドレス信号を受信する場
   合、アドレス信号によつて指定された記憶領域か
   ら割込み処理状態を示す信号を読み出してこの読
   み出した割込み処理状態を示す信号を比較装置に
   送出するとともに第１の記憶命令を前記処理装置
   から受信する場合、第１の記憶装置から送出され
   ている制御命令の有無を示す信号を前記アドレス
   信号によつて指定された記憶領域に割込み処理状
   態を示す信号として書きなおし、第２の記憶命令
   を前記処理装置から受信する場合には前記制御命
   令の有無を示す信号を前記アドレス信号によつて
   指定された記憶領域に割込み状態を示す信号とし
   て記憶する第２の記憶装置とからなるマイクロコ
   ンピユータシステム。 ２ 前記第１の記憶装置が、横列導線と接続され
   この横列導線のひとつを示すアドレス信号を発生
   するアドレス信号発生装置と、横列導線の信号を
   記憶すべくこのアドレス信号発生装置により発生
   されたアドレス信号に対応して横列導線に発生し
   たこの横列導線の信号を逐次送出するデマルチプ
   レクサ回路と、横列導線の信号をアドレス信号に
   対応して記憶すべく縦列導線と接続された多重記
   憶器と、この多重記憶器に記憶された横列導線の
   信号を制御命令の有無を示す信号として、前記
   DMA制御装置から送出されるアドレス信号に対
   応して逐次送出すべく比較装置と電気的に接続さ
   れたマルチプレクサ回路とからなる特許請求の範
   囲第１項に記載のマイクロコンピユータシステ
   ム。 ３ 前記比較装置が、制御命令の有無を示す信号
   と記憶された割込み状態を示す信号とを比較すべ
   く前記処理装置と前記第１の記憶装置とに電気的
   に接続された排他的論理和素子回路と、この排他
   的論理和素子回路が前記比較において不一致を検
   出する場合には割り込みを要求する要求信号を前
   記処理装置へ送出する第１のＪフリツプフロツ
   プ回路と、前記比較において割り込み要求の許可
   信号を受信している場合にはDMA制御装置から
   送出されるアドレス信号の送出を前記DMA制御
   装置に要求する信号を発信し、前記比較において
   不一致を検出する場合には、前記DMA制御器か
   ら送出されるアドレス信号の送出を前記DMA制
   御装置に要求する信号の発信を解除すべく、前記
   DMA制御装置と接続された第２のＪフリツプ
   フロツプ回路とからなる特許請求の範囲第１項又
   は第２項に記載のマイクロコンピユータシステ
   ム。 ４ 前記処理装置が割込み要求の許可信号を前記
   比較装置へ発信し、該比較装置から供給される割
   込みを要求する要求信号を受信すべく該比較装置
   と接続されたインターフエースブロツクからな
   り、前記DMA制御装置がアドレス信号の送出を
   要求する信号を前記比較装置から受信し、アドレ
   ス信号を前記第１の記憶装置と前記第２の記憶装
   置とに送出すべく前記第１の記憶装置と前記第２
   の記憶装置とに接続された特許請求の範囲第１項
   から第３項までのいずれかに記載のマイクロコン
   ピユータシステム。