JPS61295709A - Operational amplifier - Google Patents
Operational amplifierInfo
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- JPS61295709A JPS61295709A JP13616685A JP13616685A JPS61295709A JP S61295709 A JPS61295709 A JP S61295709A JP 13616685 A JP13616685 A JP 13616685A JP 13616685 A JP13616685 A JP 13616685A JP S61295709 A JPS61295709 A JP S61295709A
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、低電圧電源での動作を可能とする相補型MO
9トランジスタ構成の演算増幅器に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention provides a complementary MO
The present invention relates to an operational amplifier having a nine-transistor configuration.
[開示の概要]
本発明は、相補型MOS )ランジスタ構成の演算増幅
器において、N型MOSFETを入力トランジスタとす
る第1差動増幅部と、P型MO5FETを入力トランジ
スタとする第2差動増幅部と、これら第1および第2差
動増幅部のうちのいずれか一方の出力を供給され、バイ
アス電圧レベルをレベルシフトさせるレベルシフト手段
と、第1および第2の差動増幅部のうちの他方の出力お
よびレベルシフト手段からのレベルシフトした信号とを
供給される最絆段増幅部とを具えることにより、2組の
差動増幅部が互いの入力電圧範囲を補いあうので、入力
電圧範囲を広くとることができ、以て、低電圧電源で駆
動できる演算増幅器を実現することができる技術を開示
するものである。[Summary of the Disclosure] The present invention provides an operational amplifier having a complementary MOS (MOS) transistor configuration, which includes a first differential amplifier section having an N-type MOSFET as an input transistor, and a second differential amplifier section having a P-type MOSFET as an input transistor. and a level shift means that is supplied with the output of one of the first and second differential amplifiers and shifts the bias voltage level, and the other of the first and second differential amplifiers. The two sets of differential amplifiers complement each other's input voltage ranges, so that the input voltage range is This invention discloses a technique that can realize an operational amplifier that can have a wide range of voltage and can be driven with a low voltage power supply.
なお、この概要はあくまでも本発明の技術内容に迅速に
アクセスするためにのみ供されるものであって、本発明
の技術的範囲および権利解釈に対しては何の影響も及ぼ
さないものである。Note that this summary is provided solely for the purpose of quickly accessing the technical content of the present invention, and does not have any influence on the technical scope of the present invention or the interpretation of rights.
[従来の技術]
最近、プロセスが簡便でかつ消費電力が少ないC−DO
Sプロセス技術を用いたディジタル・アナログ回路が注
目されており、演算増幅器もC−MOS トランジスタ
で構成することが多い。[Prior art] Recently, C-DO, which has a simple process and low power consumption, has been developed.
Digital/analog circuits using S process technology are attracting attention, and operational amplifiers are often constructed with C-MOS transistors.
従来のかかる演算増幅回路において、低電圧動作を可使
とするために利得1の反転型レベルシフターを設けるこ
とが提案されている(たとえば電子通信学会技術研究報
告CAS84−33) 。In such a conventional operational amplifier circuit, it has been proposed to provide an inverting level shifter with a gain of 1 in order to enable low voltage operation (for example, Institute of Electronics and Communication Engineers technical report CAS84-33).
この回路構成では、入力MOSFETを駆動させるため
には、入力電圧がMOSFETのしきい値電圧以りであ
ることが必要である。換言すると、入力電圧が電源電圧
からMOSFETのしきい値電圧を差し引いた範囲の値
に限定されてしまい、したがって、電源電圧を低くする
とダイナミックレンジが狭くなるので、この点から電源
電圧を低くできないという問題点があった。In this circuit configuration, in order to drive the input MOSFET, the input voltage needs to be higher than the threshold voltage of the MOSFET. In other words, the input voltage is limited to a value within the range obtained by subtracting the threshold voltage of the MOSFET from the power supply voltage, and therefore, lowering the power supply voltage narrows the dynamic range, so from this point on, it is not possible to lower the power supply voltage. There was a problem.
[発明が解決しようとする問題点]
そこで1本発嗅1の目的は、従来の演算増幅器の回路構
成では達成できなかったより低い電源電圧で動作する演
算増幅器を提供することにある。[Problems to be Solved by the Invention] Therefore, the purpose of the present invention is to provide an operational amplifier that operates at a lower power supply voltage that could not be achieved with the conventional operational amplifier circuit configuration.
[問題点を解決するための手段]
本発明では、このような目的を達成するために、N型M
OSFETを入力トランジスタとする第1差動増幅部と
、P 9 MOSFETを入力トランジスタとする第2
差動増幅部と、これら第1および第2差動増幅部のうち
のいずれか一方の出力を供給され、バイアス電圧レベル
をレベルシフトさせるレベルシフト手段と、第1および
第2の差動増幅部のうちの他方の出力およびレベルシフ
ト手段からのレベルシフトした信号とを供給される最終
段増幅部とを具えて演算増幅器を構成する。[Means for solving the problem] In order to achieve such an object, the present invention uses an N-type M
A first differential amplifier section that uses an OSFET as an input transistor, and a second differential amplifier section that uses a P 9 MOSFET as an input transistor.
a differential amplification section; a level shift means that is supplied with the output of one of the first and second differential amplification sections and shifts a bias voltage level; and the first and second differential amplification sections. An operational amplifier is configured by comprising a final stage amplification section which is supplied with the output of the other one of the two and a level-shifted signal from the level shift means.
[作 Jli ]
本発明によれば、P 、!!! MOSFETを入力ト
ランジスタとする第1の差動増幅部とN型MOSFET
を入力トランジスタとする第2の差動増幅部を用いて、
lLいの入力電圧範囲を補い合い、さらにこれら差動出
力の一方の直流バイアス点をレベルシフト段によって他
方の出力バイアス点電位に一致させて合成しているので
、両出力を最終段増幅部に供給することができ、以て、
低電圧電源で駆動できる差動増幅器を実現することがで
きる。[Created by Jli] According to the present invention, P,! ! ! A first differential amplifier section using a MOSFET as an input transistor and an N-type MOSFET
Using a second differential amplifier section with , as an input transistor,
Since the two input voltage ranges are complemented, and the DC bias point of one of these differential outputs is matched to the output bias point potential of the other using a level shift stage, both outputs are supplied to the final stage amplifier. can, therefore,
A differential amplifier that can be driven with a low voltage power supply can be realized.
[実施例] 以下、図面を参照して本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail with reference to the drawings.
本発明演算増幅器の一実施例を第1図に示す。An embodiment of the operational amplifier of the present invention is shown in FIG.
第1図において、1〜9はMOSFET、11〜13は
定電流源、14はレベルシフター、15 、18はバイ
アス電圧を供給する端子、17.18は入力端子対、2
1は出力端子、22.23は正負電源Voo 、Vss
の各電源ラインである。In FIG. 1, 1 to 9 are MOSFETs, 11 to 13 are constant current sources, 14 is a level shifter, 15 and 18 are terminals that supply bias voltage, 17 and 18 are input terminal pairs, and 2
1 is the output terminal, 22.23 is the positive and negative power supply Voo, Vss
Each power line.
10および19は、それぞれ、差動増幅部100および
200の出力端子で、一方の出力端子lOはレベルシフ
ター14の入力端子に接続される。20はレベルシフタ
ー14の出力端子であって、この出力端子20を差動増
幅部200の出力端子19と接続して最終段増幅部のM
OSFET 9のゲートに信号を伝える。ここで、レベ
ルシフター14における電圧のシフト量を適切に定め、
その出力端子20の電圧レベルが差動増幅部200の出
力端子18の電圧レベルと同一になるようにする。この
回路では、2組の差動増幅部1.00および200の各
入力MOSFETとして、N型のMOSFET 3と4
およびP型のMOSFET 5と6を使用しているので
、低電圧電源使用時においても入力電圧範囲が広い。10 and 19 are output terminals of differential amplifier sections 100 and 200, respectively, and one output terminal IO is connected to the input terminal of level shifter 14. Reference numeral 20 is an output terminal of the level shifter 14, and this output terminal 20 is connected to the output terminal 19 of the differential amplifier section 200, and the output terminal 20 is connected to the output terminal 19 of the differential amplifier section 200.
Transfer the signal to the gate of OSFET 9. Here, the amount of voltage shift in the level shifter 14 is appropriately determined,
The voltage level of the output terminal 20 is made to be the same as the voltage level of the output terminal 18 of the differential amplifier section 200. In this circuit, N-type MOSFETs 3 and 4 are used as input MOSFETs for two sets of differential amplifiers 1.00 and 200.
Since P-type MOSFETs 5 and 6 are used, the input voltage range is wide even when using a low voltage power supply.
その理由について、第2図を用いて説明する。The reason for this will be explained using FIG. 2.
第2図は、MOSFET30〜34から成る差動増幅部
とMOSFET35 、3Etから成る最終段増幅部と
から構成されている通常の演算増幅器を示す。ここで、
各MO9FETはしきい値電圧(以下、 vT)Iと記
す)以上のゲート・ソース間電圧を必要とする。ゲート
・ソース間電圧がVT)Iより低ければ実効的な電流が
流れない、すなわち、N型の入力MOSFET32およ
び33を駆動させるにはかかるMOSFETのゲート・
ソース間電圧として最低VyH以上を必要とする。この
ため、理想的な演算増幅器においてさえ、入力電圧範囲
は、高い方の供給電源電圧(以下V叩と記す)と低い方
の供給電源電圧(以下Vssと記す)からVTHだけ高
いレベルとの間に限られる。すなわち、入力電圧レベル
は(Vss+ VTH)からWOOの範囲に限られる。FIG. 2 shows a normal operational amplifier comprising a differential amplification section made up of MOSFETs 30 to 34 and a final stage amplification section made up of MOSFETs 35 and 3Et. here,
Each MO9FET requires a gate-source voltage equal to or higher than a threshold voltage (hereinafter referred to as vT). If the gate-source voltage is lower than VT)I, no effective current will flow.In other words, in order to drive the N-type input MOSFETs 32 and 33, the gate-source voltage of such MOSFETs must be
A minimum voltage of VyH or higher is required as the source-to-source voltage. Therefore, even in an ideal operational amplifier, the input voltage range is between the higher supply voltage (hereinafter referred to as V) and the lower supply supply voltage (hereinafter referred to as Vss) by VTH higher. limited to. That is, the input voltage level is limited to the range from (Vss+VTH) to WOO.
さらにまた、P型の入力MOSFETを用いた演算増幅
器においては、同様に入力電圧レベルはVssから(V
oo −VTH)の範囲に限られることになる。Furthermore, in an operational amplifier using a P-type input MOSFET, the input voltage level similarly varies from Vss to (V
oo -VTH).
以上のように、本発明の回路は、N型の入力MO9FE
Tを有する差動増幅部とP型の入力MOSFETを有す
る差動増幅部とを有するので、低電圧電源を用いても、
入力電圧レベルとしてVssからVOOまでの広い範囲
を用いることができる。As described above, the circuit of the present invention has an N-type input MO9FE
Since it has a differential amplifier section with T and a differential amplifier section with P-type input MOSFET, even if a low voltage power supply is used,
A wide range of input voltage levels from Vss to VOO can be used.
本発明による演算増幅器の一具体的実施例を第3図に示
す。第3図において、40−57はMOSFET、58
、59はバイアス電圧を供給する端子、80,61は
入力端子対、82 、83は2組の差動増幅部68およ
び69の出力端子、64はレベルシフター70の出力端
子、65は最終段増幅部71の出力端子である。A specific embodiment of the operational amplifier according to the present invention is shown in FIG. In Figure 3, 40-57 is a MOSFET, 58
, 59 is a terminal for supplying a bias voltage, 80 and 61 are a pair of input terminals, 82 and 83 are output terminals of two sets of differential amplifiers 68 and 69, 64 is an output terminal of a level shifter 70, and 65 is a final stage amplifier This is an output terminal of the section 71.
ブロック68は差動増幅部68にバイアス電圧を与える
バイアス回路、ブロック67は差動増幅部69および最
終段増幅部71にバイアス電圧を与えるバイアス回路、
ブロック68は入力デバイスとしてN型MO9FETを
用いたN−MOS差動増幅部、ブロック69は入力デバ
イスとしてP型MOSFETを用いたP−MOS差動増
幅部、ブロック70はレベルシフター回路、ブロック7
1は最終段増幅部である。Block 68 is a bias circuit that applies a bias voltage to the differential amplifier section 68; block 67 is a bias circuit that applies bias voltage to the differential amplifier section 69 and the final stage amplifier section 71;
Block 68 is an N-MOS differential amplifier using an N-type MO9FET as an input device, block 69 is a P-MOS differential amplifier using a P-type MOSFET as an input device, block 70 is a level shifter circuit, block 7
1 is a final stage amplification section.
ここで、入力電圧が2組の差動増幅部68および68の
各入力端子60および61に印加され、これら差動増幅
部6日および69の一方の出力、この実施例ではN−M
OS差動増幅部B8の出力端子62における電圧がレベ
ルシフター回路70によってレベルシフトされ、そのレ
ベルシフト出力64と他方の差動増幅部の出力、この実
施例ではP−MO3差動増幅部69の出力端子63にお
ける出力とが同一バイアスレベルになるように設定しで
ある。Here, an input voltage is applied to each input terminal 60 and 61 of two sets of differential amplifiers 68 and 68, and the output of one of these differential amplifiers 6 and 69, in this example, N-M
The voltage at the output terminal 62 of the OS differential amplifier B8 is level-shifted by the level shifter circuit 70, and the level shift output 64 and the output of the other differential amplifier, in this embodiment, the P-MO3 differential amplifier 69, are It is set so that the output at the output terminal 63 has the same bias level.
換言すると、いずれか一方の差動増幅部68または68
を除去しても最終段増幅部71のDC入力レベルは変わ
らないことになる。従って、木実施例の演算増幅器は、
2組の差動増幅部68および68を有しているものの、
1組の差動増幅部を有する演算増幅器と同じ動作をする
ことになる。In other words, either one of the differential amplifier sections 68 or 68
Even if this is removed, the DC input level of the final stage amplifier section 71 will not change. Therefore, the tree embodiment operational amplifier is
Although it has two sets of differential amplifier sections 68 and 68,
It operates in the same way as an operational amplifier having one set of differential amplification sections.
次に、入力信号のDCバイアスレベルまたは信号レベル
によって一方の差動増幅部のみ駆動している場合につい
て説明する。Next, a case will be described in which only one differential amplifier section is driven depending on the DC bias level or signal level of the input signal.
入力電圧レベルが(Voo VTH)とV叩との間
にある場合、第2図の回路につきすでに説明したように
、差動増幅部68のN型の入力MOSFET4Bおよび
47はゲート・ソース間電圧がVTH以上となるので、
この差動増幅部68は、駆動されており、したがって差
動増幅部68は正常に動作して信号をレベルシフター回
路70に伝え、さらに最終段増幅部71に伝える。この
とき、差動増幅部68においては、P型MOSFET5
0および51は、その各ゲート・ソース間電圧がVm以
下となり、駆動されないため、端子72の電圧レベルは
VTH以下になる。換言すると、MOSFET51およ
び53はOFF状態、すなわち高インピーダンス状態に
なる。このため、レベルシフター回路70の出力端子6
4のレベルはP型MOSFET50および51から入来
する入力信号の影響を受けずにP型MOSFET48お
よび47からの入力信号のみに従って動作する。When the input voltage level is between (Voo VTH) and V, as already explained with respect to the circuit of FIG. Since it is more than VTH,
This differential amplification section 68 is being driven, so the differential amplification section 68 operates normally and transmits the signal to the level shifter circuit 70 and further to the final stage amplification section 71. At this time, in the differential amplifier section 68, the P-type MOSFET 5
0 and 51 have respective gate-source voltages below Vm and are not driven, so the voltage level at terminal 72 becomes below VTH. In other words, MOSFETs 51 and 53 are in an OFF state, that is, a high impedance state. Therefore, the output terminal 6 of the level shifter circuit 70
Level 4 operates only according to the input signals from P-type MOSFETs 48 and 47 without being affected by the input signals coming from P-type MOSFETs 50 and 51.
逆に、入力電圧がvTH以下の場合には、差動増幅部6
9の回路は正常に動作して、出力を最終段増幅部71に
伝える。このときには、差動増幅部68では、N型MO
SFET4Bおよび47はゲートφソース間電圧がvT
H以下となり駆動されないため、端子73および62の
電圧レベルは(Voo −VTH)以上となり、MOS
FET54はオフ状態となり、入力信号がレベルシフタ
ー回路70の出力端子64に伝搬しなくなる。Conversely, when the input voltage is less than vTH, the differential amplifier 6
The circuit 9 operates normally and transmits its output to the final stage amplifier 71. At this time, in the differential amplifier section 68, the N-type MO
SFETs 4B and 47 have a gate φ source voltage of vT.
Since the voltage level of terminals 73 and 62 becomes higher than (Voo - VTH) and the MOS
FET 54 is turned off, and the input signal no longer propagates to output terminal 64 of level shifter circuit 70.
従って、この場合には、差動増幅部68のP型MOSF
ET50および51から入来した入力信号のみが出力端
子65に伝搬される。Therefore, in this case, the P-type MOSF of the differential amplifier section 68
Only input signals coming from ETs 50 and 51 are propagated to output terminal 65.
以上から明らかなように、第3図の演算増幅器では、入
力電圧がVssからVOOまでの広い電圧範囲にわたっ
て高いレベルの電圧利得を有する。その結果、低電圧電
源、すなわち電源電圧が2vT1.1以上を満たすなら
ば、一般的なアプリケーション回路において要望の大き
い低電圧駆動を達成できることになる。As is clear from the above, the operational amplifier shown in FIG. 3 has a high level of voltage gain over a wide input voltage range from Vss to VOO. As a result, if the low voltage power supply, that is, the power supply voltage satisfies 2vT1.1 or more, it is possible to achieve low voltage drive, which is highly desired in general application circuits.
第3図のレベルシフター回路70の入力MO3FETは
P型MOSFETとしたが、これに代えてN型MOSF
ETとしてもよい。但し、その場合には、最終段増幅部
71の入力MO9FETとしてP型のものを使用するこ
とになる。Although the input MO3FET of the level shifter circuit 70 in FIG. 3 is a P-type MOSFET, it can be replaced with an N-type MOSFET.
It may also be an ET. However, in that case, a P-type MO9FET will be used as the input MO9FET of the final stage amplifier section 71.
[発明の効果]
本発明によれば、P型MOSFETを入力トランジスタ
とする第1の差動増幅部とN型MOSFETを入力トラ
ンジスタとする第2の差動増幅部を用いて、互いの入力
電圧範囲を補い合い、さらにこれら差動出力の一方の直
流バイアス点をレベルシフト段によって他方の出力バイ
アス点電位に一致させて合成しているので、両出力を最
終段増幅部に供給することができるので、低電圧電源で
駆動できる演算増幅器を提供できる。[Effects of the Invention] According to the present invention, by using a first differential amplification section that uses a P-type MOSFET as an input transistor and a second differential amplification section that uses an N-type MOSFET as an input transistor, the mutual input voltage is Since the ranges are complemented and the DC bias point of one of these differential outputs is matched to the output bias point potential of the other by a level shift stage and combined, both outputs can be supplied to the final stage amplifier. , it is possible to provide an operational amplifier that can be driven with a low voltage power supply.
一例としてVDDが2.OL VTHのプロセスパラ
メータとして0.8Vを用いると、従来技術では入力範
囲として1.2VI、か得られなかったものが、本発明
によって入力電圧範囲をほぼ2.OVに広げることがで
きた争・
逆に、入力範囲を従来技術と同じ1.2vのままに保つ
と、駆動電源電圧は1.2vの低電圧としても演算増幅
器を動作させることができることになる。As an example, VDD is 2. When 0.8V is used as the process parameter for OL VTH, the input voltage range can be increased to approximately 2.2VI, whereas the conventional technology could only provide an input voltage range of 1.2VI. On the contrary, if the input range is kept at 1.2V, which is the same as in the conventional technology, the operational amplifier can be operated even if the drive power supply voltage is as low as 1.2V. .
従って、従来は1.5Vの乾電池を2木直列に接続した
電源が必要であったアプリケーション回路に対し、本発
明によれば1.5Vの乾電池1木で使用可能となり、大
幅な機器の小型化および軽量化を達成できる利点がある
。Therefore, for application circuits that conventionally required a power supply consisting of two 1.5V dry batteries connected in series, the present invention can now be used with one 1.5V dry cell, resulting in significant equipment downsizing. It also has the advantage of being lightweight.
第1図は本発明による演算増幅器の構成の一実施例を示
す回路図、
第2図は一般的な従来の演算増幅器を示す回路図、
第3図は本発明による演算増幅器の一具体的実施例の構
成を示す回路図である。
1.2,7.8・・・MOSFET、
3.4・・・N型の入力MOSFET、5.6・・・P
型の入力MOSFET、9・・・最終段増幅部MOSF
ET、
1.0.19・・・差動増幅部の出力端子、11.12
.13・・・定電流源、
14・・・レベルシフター、
15、le・・・バイアス電圧供給端子、17.18・
・・入力端子対、
20・・・レベルシフターの出力端子、21・・・出力
端子、
22・・・電圧V叩のライン、
23・・・電源Vssのライン。FIG. 1 is a circuit diagram showing an embodiment of the configuration of an operational amplifier according to the present invention, FIG. 2 is a circuit diagram showing a general conventional operational amplifier, and FIG. 3 is a specific implementation of the operational amplifier according to the present invention. FIG. 2 is a circuit diagram showing an example configuration. 1.2, 7.8...MOSFET, 3.4...N type input MOSFET, 5.6...P
Type input MOSFET, 9...Final stage amplifier MOSF
ET, 1.0.19... Output terminal of differential amplifier section, 11.12
.. 13... Constant current source, 14... Level shifter, 15, le... Bias voltage supply terminal, 17.18.
... Input terminal pair, 20 ... Level shifter output terminal, 21 ... Output terminal, 22 ... Voltage V line, 23 ... Power supply Vss line.
Claims (1)
動増幅部と、 P型MOSFETを入力トランジスタとする第2差動増
幅部と、 前記第1および第2差動増幅部のうちのいずれか一方の
出力を供給され、その出力のレベルをシフトさせるレベ
ルシフト手段と、 前記第1および第2差動増幅部のうちの他方の出力お
よび前記レベルシフト手段からの出力を供給される増幅
部とを具えたことを特徴とする演算増幅器。 2)前記第1および第2差動増幅部の正側および負側の
電源配置は相補的に置き換わっていることを特徴とする
特許請求の範囲第1項記載の演算増幅器。[Claims] 1) a first differential amplification section having an N-type MOSFET as an input transistor; a second differential amplification section having a P-type MOSFET as an input transistor; and the first and second differential amplification sections. level shifting means that is supplied with the output of one of them and shifts the level of the output; and supplied with the output of the other of the first and second differential amplifier sections and the output from the level shifting means. 1. An operational amplifier comprising: an amplifying section in which 2) The operational amplifier according to claim 1, wherein the positive side and negative side power supply arrangements of the first and second differential amplifier sections are complementary.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13616685A JPS61295709A (en) | 1985-06-24 | 1985-06-24 | Operational amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13616685A JPS61295709A (en) | 1985-06-24 | 1985-06-24 | Operational amplifier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61295709A true JPS61295709A (en) | 1986-12-26 |
Family
ID=15168863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13616685A Pending JPS61295709A (en) | 1985-06-24 | 1985-06-24 | Operational amplifier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61295709A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5083051A (en) * | 1990-02-26 | 1992-01-21 | Motorola, Inc. | Output driver circuit with improved output stage biasing |
US6054876A (en) * | 1997-07-18 | 2000-04-25 | Denso Corporation | Buffer circuit |
-
1985
- 1985-06-24 JP JP13616685A patent/JPS61295709A/en active Pending
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