JPS61292420A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高速のＡ／Ｄ変換器に関するものである。

従来の技術 従来、中高速用のＡ／Ｄ変換器の回路構成として主なも
のに遂次比較方式、並列比較方式、直列比較方式がある
。このうち、遂次比較方式は、第６図で示すように、比
較器１．Ｄ／Ａ変換器２．遂次比較レジスタ３．制御回
路４とを有し、出力コードの上位ビットより遂次出力コ
ードを決定していく方式であり、ＮビットのＡ／Ｄ変換
にＮ回のクロックサイクルを要している。そのため遂次
比較方式のＡ／Ｄ変換器のサンプリング・レートは基本
クロック周波数の１／Ｎ倍となる。また、同一データに
対してＮ回の比較を行なう必要より、１回のＡ／Ｄ変換
すなわちＮ回のクロックサイクルの間、データを保持す
るサンプル轡アンド・ホールド回路６を有する必要があ
る。　　・また、並列比較方式は、ＮビットのＡ／Ｄ変
換の場合、２Ｎ−１個の比較器を並列に用いる方式であ
り、３ビツトの例を第７図に示す。この例では、７個の
比較器６〜１２を並列に用いている。基準電圧発生回路
１３は、通常、一つの基準電圧を抵抗によシミ正分圧す
る回路がよく用いられる。アナログ入力端子１４より入
力されたデータは、比較器６〜１２により基準電圧発生
回路１３で発生した各々の基準電圧と大小比較される。

エンコーダ１６は各々の比較器６〜１２の比較結果をバ
イナリ−コードなどの出力コードに変換するブロックで
ある。並列比較方式では、１データのＡ／Ｄ変換は１回
のクロックサイクルで終わるため、各種のＡ／Ｄ変換方
式の中で最も高速なＡ／Ｄ変換器が実現できる。並列比
較方式のサンプリング・レートは基本クロック周波数に
等しい。

直並列比較方式は、並列比較方式を２段組み合わせて徒
用する方式であり、Ａ／Ｄ変換速度、回路規模共に遂次
比較方式と並列比較方式の間に位置する。直並列比較方
式の回路構成としては、いくつかのものが実用されてい
るが、その−例として４ビツトのも′のを第８図に示す
。アナログ入力端子１４より入力されたデータをサンプ
ル・アンド−ホールド回路６で保持する。保持されたデ
ータは３個の比較器６〜８に入力される。基準電圧回路
１６は１６本２Ｎ−１の出力をもつ回路であり、普通、
抵抗による一つの基準電圧の分圧でよい。第８図の場合
は１　／　４　、１　／　２　、３／　４の位置の各出
力をそれぞれ比較器６〜８の基準入力とする。

比較器６〜８による比較結果はエンコーダ１７により上
位２ピット分のディジタル出力に変換される。次に下位
２ビツトの変換を行なうために、上位２ビツトの変換結
果を用いてスイッチ群１８〜２９を制御する。制御回路
３ｏは、上位２ビツトのディジタル出力が′１，１”　
のときスイッチ１８〜２０　、　”１　、Ｏ”　のとき
スイッチ２１〜２３゜０，１”　のときスイッチ２４〜
２６　、”０．０”のときスイッチ２７〜２９を、それ
ぞれ、選択的にオンさせるための回路である。比較器９
〜１１はスイッチ１８〜２９により選択された基準電圧
トサンプル・アンド・ホールド回路５に保持されたデー
タとの大小比較を行なう。比較器９〜１１による比較結
果はエンコーダ３１により下位２ビット分のディジタル
出力に変換される。直並列比較方式では、１データのＡ
／Ｄ変換を上位ピット・下位ビットの２回に分けて行な
うため、そのサンプリング・レートは基本クロック周波
数の１／２である。

（参考文献：鈴木康夫、樋ロ武尚「特許パルス回路技術
事典」（昭５５．６．２０）、オーム社。

Ｐ２Ｓ５及びＰ６７２　、米山寿−「図解Ａ／Ｄコンバ
ータ入門」（昭５８．９．２５）、オーム社。

Ｐ９９．Ｐｌｏｏ、Ｐ１１７及びＰｌ　２３　、　Ｐ発
明が解決しようとする問題点 このような従来の中高速用のＡ／Ｄ変換器はその回路構
成によりそれぞれ以下に述べる問題点が５　あった。す
なわち、従来の技術の項目で述べた遂次比較方式、並列
比較方式並びに直列比較方式の３方式についてサンプリ
ング・レート（変換速度）、回路規模について比べれば
、遂次比較方式では、サンプリング・レートが低く回路
規模が小さい。

並列比較方式では、最高のサンプリング・レートを持つ
が回路規模が大きくなる。特に分解能が１ビット増すに
つれ比較器数やエンコーダ回路規模が２倍になるのは大
きな欠点である。直並列比較方式は、サンプリング・レ
ートや回路規模が共に遂次比較方式と並列比較方式の間
に位置している。

しかし回路構成が遂次比較方式や並列比較方式と比べて
複雑になる割にはサンプリング・レートや回路規模の上
での利点が少なく、また遂次比較方式と並列比較方式と
の間のサンプリング・レートの用途が少ないという理由
により使用頻度は低い。

緒言すれば、サンプリング・レートが高くしかも回路規
模が小さく消費電力の小さいＡ／Ｄ変換器（消費電力は
回路規模特に比較器数にほぼ孔列する）というものはな
かなか見当たらないのが現状である。

本発明は以上のような問題点を解決するもので、遂次比
較方式や直並列比較方式と同等の回路規模でしかも並列
比較方式と同等のサンプリング・レートを実現すること
を目的としたものである。

問題点を解決するための手段 この問題を解決するために本発明は、Ｎ個の比較器群と
、Ｎ個のサンプル・アンド・ホールド回路と、Ｄ／Ａ変
換器若しくは基準電圧発生回路と、前記Ｄ／Ａ変換器若
しくは基準電圧発生回路の出力と前記比較器群の入力と
の間の切り換えスイッチ手段とを具備したＡ／Ｄ変換器
であり、実用的には、前記Ｄ／Ａ変換器若しくは基準電
圧発生回路の出力と前記比較器群の入力との間の切り換
えスイッチ手段の機能を、前記Ｄ／Ａ変換器若しくは基
準電圧発生回路の制御回路に付加したＡ／Ｄ変換器とし
たものである。

作　　用 この本発明構成によれば、１データのＡ／Ｄ変換に複数
のクロックサイクルを要していた遂次比較方式及び直並
列比較方式を基本とするＡ／Ｄ変換器でありながら、１
データのＡ／Ｄ変換に要するクロックサイクルと同数の
比較器群及びサンプル・ア゛ンド・ホールド回路と、Ｄ
／Ａ変換若しくは基準電圧発生回路の出力と比較器群の
入力との間の切り換えスイッチ機能あるいはそれと同等
の機能を付加したＤ／Ａ変換器若しくは基準電圧発生回
路の制御回路を具えることによって、連続した複数のア
ナログ入力データを１つのＡ／Ｄ変換器内で同時に処理
することができ、わずかな回路規模の増大のみでＡ／Ｄ
変換器のサンプリング・レートは向上することとなる。

実施例 本発明の実施例を図面に基づいて説明する。第１図は本
発明の第１実施例による４ビツトのＡ／Ｄ変換器の回路
図である。これは、遂次比較方式を基本として本発明を
実施したＡ／Ｄ変換器である。

第１図においてサンプル・アンド・ホールド回路３２〜
３６及び切り換えスイッチ３６〜３９は、リングカウン
タ４ｏによって制御され、サンプル・アンド・ホールド
回路３２〜３６が順番にアナログ入力端子１４から入力
されたデータをサンプリングして保持（ホールド）する
動作と、比較器６〜９が順番に最上位ピッ）ＭＳＢから
最下位ビットＬＳＢまでの比較をする動作とを行なう。

第２図にサンプル−アンド・ホールド回路３２〜３６及
び比較器６〜９の動作を表わした。第２図ａは基本クロ
ック波形、ｂはサンプル・アンド・ホールド回路３２の
動作、Ｃはサンプル・アンド・ホールド回路３３の動作
、ｄはサンプル・アンド・ホールド回路３４の動作、ｅ
はサンプル・アンド・ホールド回路３５の動作である。

また第２図中のＭＳＢ、２，３．ＬＳＢの各文字は比較
器６〜９がＭ２Ｒ、上位２ビツト目、上位３ビツト目、
ＬＳＢの比較を行なっていることを示す。

比較器６〜９の比較結果は制御回路４１に送られる。制
御回路４１では比較器６〜９の結果をラッチして出力デ
ータとする動作と、下位ビットのＡ／Ｄ変換を行なうた
めの基準電圧選択表イッチ４２〜６６の制御とを行なう
。最上位ビットは常に基準電圧発生回路５６の１／２の
タップの出“力を基準とするために、選択スイッチは不
要である。

上位２ビツト目は基準電圧発生回路６６の１／４゜３／
４のいずれかのタップを選択スイッチ４２及び４３で選
ぶ。上位３ビツト目は基準電圧発生回路６６の１／ｓ　
、　３／８　、　ｔｓ／ａ　、　７／８　のいずれかの
タップを選択スイッチ４４から４７で選び比較基準電圧
とする。最下位ビットは基準電圧発生回路１　／　１６
　、３／　１６　、　ｓ／１６　、７／　１６　、　ｓ
／　１６　。

１１　／　１６　、１３／　１６　　及び１ｓ／１６の
タップを選択スイッチ４８から６６で選び最下位ビット
決定の比較基準電圧とする。

第１図の本発明の第１の実施例による４ビツトＡ／Ｄ変
換器は、常に連続した４つのデータについて同時に遂次
比較方式のＡ／Ｄ変換がなされるため、そＱサンプリン
グ・レートは基本クロックと等しく高速である。

第３図は本発明の第２の実施例による４゛ビツトのＡ／
Ｄ変換器の回路図である。これは、直並列比較方式を基
本として本発明を実施したＡ／Ｄ変換器である。第３図
においてサンプル・アンド・ホールド回路３２及び３３
と切り換えスイッチ６７〜６２とは、リングカウンタ６
３によって制御され、サンプル・アンド・ホールド回路
３２と３３とが交互にアナログ入力端子１４から入力さ
れたデータをサンプリングして保持する動作と、比較器
群６〜８と９〜１１とが交互に上位２ビット分または下
位２ビット分の比較をする動作とを行なう。第４図にサ
ンプル・アンド・ホールド回エンコーダ３１とで構成さ
れるＡ／Ｄ変換部の動作を表わした。第４図とは基本ク
ロック波形、ｂはサンプル・アンド・ホールド回路３２
の動作、・Ｃはサンプル・アンド・ホールド回路３３の
動作である。また第４図中の上位、下位の文字は比較器
群６〜８または９〜１１とエンコーダ１７または３１と
で構成される２つの並列比較方式のＡ／Ｄ変換部がそれ
ぞれ上位２ビ°ツトの比較及び変換。

下位２ビツトの比較及び変換を行っていることを示す。

なお、第４図すに記入された上位、下位は比較器群９〜
１１とエンコーダ３１とで構成されるＡ／Ｄ変換部、Ｃ
に記入された上位、下位は比較器群６〜８とエンコーダ
１７とで構成されるＡ／Ｄ変換部の動作である。比較器
６〜８及びエンコーダ１７と比較器９〜１１及びエンコ
ーダ３１とで構成されるそれぞれの２ピツ）Ａ／Ｄ変換
部の変換結果は、制御回路６４に送られる。制御回路６
４ではエンコーダ１７及びエンコーダ３１の結果をラッ
チして出力データとする動作と、下位２ビツトのＡ／Ｄ
変換を行なうための基準電圧選択スイッチ４２〜６３の
制御とを行なう。基準電圧選択スイッチ４２〜６３は、
スイッチ群４２から４４．スイッチ群４６〜４７．スイ
ッチ群４８〜６０及びスイッチ群６１〜６３の４つのス
イッチ群に分かれており、上位２ビツトの変換結果がそ
れぞれ”１，１″、１．０”、”０．１”、０゜０”の
ときにオンとなり、下位ビットの比較基準電圧を選択で
きる。

第３図の本発明の第２実施例による４ピツ）Ａ／Ｄ変換
器は、常に連続した２つのデータについて同時に直並列
比較方式のＡ／Ｄ変換がなされるため、そのサンプリン
グ・レートは基本クロックと等しく高速である。

第６図は本発明の第３の実施例による４ピツトのＡ／Ｄ
変換器の回路図である。これは、遂次比較方式を基本と
して本発明を実施したＡ／Ｄ変換器であるが、実施例１
に掲げた第１図の回路の基準電圧発生回路５６の出力と
比較器６〜９の入力との間の切り換えスイッチ３６〜３
９の替わりに、第５図の第３の実施例による回路では制
御回路６６で制御されるスイッチ群で切シ換えスイッチ
機能を果たすものである。なお第６図中ではスペースの
関係上スイッチを略して表わしている。この第３の実施
例による回路は、第１の実施例による回路と比べてスイ
ッチの数が増えしかも制御回路６５が複雑になるが、基
準電圧発生回路６６の出力と比較器６〜９の入力との間
にスイッチが１つしかないので、アナログ電圧の伝達誤
差が少なくなり、Ａ／Ｄ変換の精度は向上する。

第６図の本発明の第３の実施例による４ビツトＡ／Ｄ変
換器も、第１の実施例によるＡ／Ｄ変換器と同様に、そ
のサンプリング・レートは基本クロックと等しく高速で
ある。

発明の効果 以上のように本発明によれば、基本的回路構成が遂次比
較方式や直並列比較方式であるＡ／Ｄ変換器を並列比較
方式と同等のサンプリング・レートで動作させることが
できるため、高速で高分解能のＡ／Ｄ変換器を容易に実
現できるという効果が得られる。

【図面の簡単な説明】

第１図は本発明による第１の実施例による４ビツトのＡ
／Ｄ変換器を示す回路図、第２図は第１図示回路の動作
を表わすタイミング図、第３図は本発明による第２の実
施例による４ビツトのＡ／Ｄ変換器を示す回路図、第４
図は第３図示回路の動作を表わすタイミング図、第５図
は本発明による第３の実施例による４ピツトのＡ／Ｄ変
換器を示す回路図、第６図は従来の遂次比較方式Ａ／Ｄ
変換器を示すブロック線図、第７図は従来の３ビット並
列比較方式のＡ／Ｄ変換器を示すブロック線図、第８図
は従来の４ビット直並列比較方式のＡ／Ｄ変換器を示す
回路図である。 １．６〜１２・・・・・・比較器、２・・・・・・Ｄ／
Ａ変換器、３・・・・・・遂次比較レジスタ、４，３０
，４１．６４゜６６・・・・・・制御回路、６，３２〜
３６・山・・サンプル・アンド・ホールド回路、１３，
１６．５６・・・・・・基準電圧発生回路、１４・・・
・・・アナログ入力端子、１５゜１７．３１・・・・・
・エンコーダ、１８〜２９．３６〜３９．４２〜５５．
５７〜６２・・川・スイッチ、４０゜６３．６６・・・
・・・リングカウンタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図　　　　　　　　　　　　　６〜７−−−比較息第２
図 第４図 第５図　　　　　　　　６〜デ一片校呑３ｚ−ａｓ　Ｌ
−慝覧に 第７図 Ｓ−〜−゛ソ゛ンフ冗・ア〉ドホリしド’８６〜／ｌ・
・・上ヒ較（ぎ 第ｓ　ｒＸｉ１６・−Ｊ！’−ＰｔＪＥ舷回路１７−３
１−一一エン］−ダ １８〜ｄ・・−スイッ十

Claims (2)

【特許請求の範囲】
1. （１）Ｎ個の比較器群と、Ｎ個のサンプル・アンド・ホ
   ールド回路と、Ｄ／Ａ変換器若しくは基準電圧発生回路
   と、前記Ｄ／Ａ変換器若しくは基準電圧発生回路の出力
   と前記比較器群の入力との間の切り換えスイッチ手段と
   を具備したことを特徴とするＡ／Ｄ変換器。
2. （２）Ｄ／Ａ変換器若しくは基準電圧発生回路の出力と
   前記比較器群の入力との間の切り換えスイッチ手段が機
   能的に前記Ｄ／Ａ変換器若しくは基準電圧発生回路の制
   御回路内に付加されて存する特許請求の範囲第１項記載
   のＡ／Ｄ変換器。