JPS61284676A - 論理値比較判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理回路に用いる論理値比較判定回路に係り、
特に、被試験論理回路からの出力と期待値を比較判定す
るための論理値比較判定回路に関する。

〔発明の背景〕

従来のこの種の装置は、特開昭５７−２０６７４号に記
載（特にその第８図）の様に、複数個の比較判定回路を
備え、判定ストローブを１基本周期内に設定し複数個の
被試験論理回路を試験するものが知られている。しかし
、論理回路の試験装置にあっては１判定ストローブを２
基本周期以上にわたって設定することが必要な場合があ
り、従来装置においては、この点について全く配慮がな
されていなかった。

〔発明の目的〕

本発明の目的は、比較判定のタイミングを与える判定ス
トローブを複数の基本周期にわたって設定できるように
した論理値比較判定回路を提供することにある。

〔発明の概要〕

本発明は、比較判定に用いる期待値データと制御データ
を判定ストローブの設定される時間範囲まで保持し、判
定ストローブの数に応じて時系列的に切り換えて出力す
ることにより１判定ストローブの時系列順序に対応した
期待値データ及び制御データを使用して比較判定を行な
うようにしたものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図のブロック図、第２図
のタイムチャートを用いて説明する。第１図は、本実施
例のブロック図であり、クロック制御回路ｌｏｔ、デー
タ保持回路１０２、データ選択出力回路１０３、比較判
定部１０４より構成される。以下、説明の便宜上、２周
期にわたって判定ストローブが設定される場合について
説明する。

クロック制御回路１０１は、第２図Ａに示す基本周期ク
ロック１２０、初期値設定信号１２１が入力され。

例えば、１ビツトのカウンタ１０５．デコーダ１０６及
びオアゲート１０７〜１１０により構成される。カウン
タ１０５は、初期値設定信号１２１によりカウント開始
時に初期値設定され、基本周期クロック１２０によりカ
ウントアツプする。この時カウンタ１０１の並列出力１
２２は、第２図Ｃに示す様に基本周期毎に２つの異なる
論理値（論理“１″と論理“０″）を出力し、この並列
出力をデコーダ１０６によりデコードして、デコーダ出
力１２３及び１２４により、基本周期クロック１２０（
第２図Ａ）を、ゲート１０８，１１０を通過させるか、
或いはゲート１０７．１０９を通過させるか制御する。

従って、クロック制御回路１０１の出力１２５からは、
第２図Ｇに示す基本周期クロック１２０の２周期分を周
期とするデータ保持クロックが出力され、出力１２６か
らは、第２図Ｆに示す様な上記データ保持クロックより
１基本周期だけ位相の異なるクロックが出力される。尚
、出力１２７及び１２８より出力されるクロックは、各
々、出力１２５及び１２６より出力されるデータ保持ク
ロックと同相である。

データ保持回路１０２は、例えば、４つのＤ型フリップ
プロップ（ｔ）−ＦＦ）　１１１〜１１４により構成さ
れ、被試験論理回路よりの応答と比較判定するための期
待値データ１２９、数ビットの制御データ１３０、及び
上記期待値データ１２９を保持するための上記データ保
持クロック１２５〜１２８が入力される。

期待値データ、制御データは、第２図Ｂに示す様に、基
本周期毎に供給されるものでありデータ保持回路１０２
では、データ保持クロック１２５〜１２８により、第２
図Ｈ１ｉに示す様に上記期待値データ１２９、制御デー
タ１３０を２基本周期にわたり保持し。

出力１３１〜１３４を通じてデータ選択出力回路１０３
へ供給する。

データ選択出力回路１０３は、例えば２人力１出力のマ
ルチプレクサ１１５，１１６．１ビツトカウンタ１１９
、及びデコーダ１１８より構成される。上記カウンタ１
１９は、第２図Ｊに示す様な判定ストローブが端子１３
５より入力される。判定ストローブ（第２図Ｊ）におい
て、第Ｎ番目及び第Ｎ＋１番目の判定ストローブは、夫
々、第Ｎ周期内及び第Ｎ＋１周期内に設定されているが
、第Ｎ＋２番目及び第Ｎ＋３番目の判定ストローブは、
夫々、第Ｎ＋３周期内及び第Ｎ＋４周期内に設定され、
その設定範囲が２基本周期にわたっている。上記カウン
タ１１９は、上記判定ストローブをカウントし、第２図
Ｋに示す様にその並列出力１３７にカウント数に対応し
た論理値を出力する。尚、カウンタが１ビツトの場合に
限り、（従ってストローブ設定範囲が２基本周期内の場
合に限り）デコーダ１１８は不要であり、並列出力信号
１３７及びマルチプレクサ選択信号１３８は一致するが
、説明の便宜上、第１図にはデコーダ１１８を設けた。

マルチプレクサ１１５゜１１６は、上記マルチプレクサ
選択信号１３８（第２図Ｋ）により、データ保持回路１
０２より供給される期待値データ１３１．１３２及び制
御データ１３３，１３４（第２図Ｈ，ｉ）を、第２図り
に示す様に出力端子１３９，１４０を通じて、選択的に
出力し比較判定部１０４へ供給する。比較判定部１０４
は判定ストローブを遅延回路１１７により、遅延させた
第２図Ｍに示すストローブが供給され、上記期待値デー
タ１３９（第２図Ｌ）と被試験論理回路からの出力１４
１より供給される出力値との比較判定を行ない、その結
果を比較判定出力１４２を通じて出力する。ここで、遅
延回路１１７の遅延時間Ｔｏ（第２図）は、ストローブ
Ｊ（第２図）がデータ選択出力回路１０３に入力され、
ストローブＪに対応した期待値データＬが出力されるま
での時間Ｔ（第２図）より長ければよい。

以上の構成において、基本周期クロックは、クロック制
御回路１０１によって基本周期の任意の整数倍の周期を
持つクロックに変換されてオアゲート１０７〜１１０の
各々より出力される。これらクロックはデータ保持回路
１０２のＤ−ＦＦＩＩＩ〜１１４へ入力され、制御デー
タ１３０及び期待値データ１２９を保持するために用い
られる。ここで１期待値データ１２９及び制御データ１
３０は２基本周期の間保持されたのち、期待値データ１
２９の入力順に時間差をおいてＤ−ＦＦＩＩＩ〜１１４
より順番かつ交互にマルチプレクサ１１５または１１６
へ出力される。データ選択出力回路１０３は、Ｎ＋ｋ　
（但し、に＝２．３．４・・・）を２基本周期に亘って
設定し、マルチプレクサ１１５．１１６より基本周期ク
ロック１２０の入力番号に一致する番号のデータを出力
すると共に、判定ストローブ信号が与えられた時点では
、指定された番号のデータを出力する。これらの信号を
受けた比較判定部１０４は、遅延させたストローブ信号
１４３に基づいてデータ１３９及び１４０と被試験論理
回路よりの出力値１４１とを比較判定する。

以上の説明より明らかなように、本実施例によれば、第
Ｎ＋２番目の判定ストローブの様に、２基本周期にわた
ってストローブが設定される場合にも、第Ｎ＋２番目の
ストローブに対応した第Ｎ＋２周期の期待値データ、制
御データを供給でき。

２基本周期にわたる比較判定が可能である。

以上の説明では、判定ストローブが２基本周期内に設定
される場合であるが、ｍ基本周期内（ｍ≧２の整数）で
ストローブ設定を行なう場合には、カウンタのビット数
Ｋ　（Ｋはに≧ＱＯｇ、ｍを満たす整数）を適切な値に
設定し、データ保持回数ｌＯ２内のＤ−ＦＦを、クロッ
ク制御回路１０１から出力されるクロック信号数に応じ
て追加すればよい。

〔発明の効果〕

以上より明らかなように、本発明によれば、基本周期毎
に供給され、比較判定の際に使用する期待値データ及び
制御データを、複数の基本周期にわたり保持することが
可能で、前記保持データを判定ストローブの時系列順序
に応じて出力することができるので、判定ストローブの
設定を１基本周期内だけでなく、任意の複数基本周期内
に行なうことが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の各部のタイムチャートである。 １０１・・・クロック制御回路、１０２・・・データ保
持回路、１０３・・・データ選択出力回路、　１０４・
・・比較判定部、１０５．１１９・・・カウンタ、１０
６，１１８・・・デコーダ、１０７゜１０８．１０９，
１１０・・・オアゲー゛ト、１１１〜１１４・・・Ｄ型
フリップフロップ、１１５，１１６・・・マルチプレク
サ、１１７・・・遅延回路６

Claims (1)

【特許請求の範囲】
1. 被試験論理回路の出力値と期待値データを比較判定する
   論理値比較判定回路において、一定周期の基本クロック
   をその周期の整数倍の周期を有するクロックに変換する
   クロック制御回路と、該回路より出力されるクロックに
   基づいて入力論理データを前記基本クロックの整数倍の
   時間を保持して出力するデータ保持回路と、該回路より
   出力されるデータを設定されたストローブ信号の時間的
   な順序に対応して選択的に出力するデータ選択出力回路
   と、該回路より出力されるデータと被試験論理回路より
   の出力値との比較判定を前記ストローブ信号に基づいて
   行なう比較判定部を具備することを特徴とする論理値比
   較判定回路。