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JPS61283155A - Input protecting circuit of semiconductor device - Google Patents

Input protecting circuit of semiconductor device

Info

Publication number
JPS61283155A
JPS61283155A JP60124822A JP12482285A JPS61283155A JP S61283155 A JPS61283155 A JP S61283155A JP 60124822 A JP60124822 A JP 60124822A JP 12482285 A JP12482285 A JP 12482285A JP S61283155 A JPS61283155 A JP S61283155A
Authority
JP
Japan
Prior art keywords
input
protection circuit
transistor
input protection
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60124822A
Other languages
Japanese (ja)
Inventor
Kazuyasu Fujishima
一康 藤島
Hideto Hidaka
秀人 日高
Hideji Miyatake
秀司 宮武
Masaki Kumanotani
正樹 熊野谷
Katsumi Dosaka
勝己 堂阪
Tsutomu Yoshihara
吉原 務
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP60124822A priority Critical patent/JPS61283155A/en
Publication of JPS61283155A publication Critical patent/JPS61283155A/en
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

PURPOSE:To avoid the damage of a protecting circuit due to a breakdown of a P-N junction by forming an input protecting resistor of polysilicon wirings, and branching the input of the wirings from the midway of the connector to internal wirings to connect with a discharge transistor. CONSTITUTION:Protecting resistors R1, R2 are formed of polysilicon wirings 8, and connected with an N-type region 2 to become a drain of a protecting MOS transistor Q1 in the form of branching from the midway of the wirings 8. An input to the transistor Q1 is performed through the resistor of the wirings 8 for forming the resistors R1, R2. Thus, even if the value of the resistor R1 becomes several 100 - several kilo ohms or larger, a large current does not flow due to the breakdown of a P-N junction, but a current flowing to the transistor Q1 can be limited. Thus, the protecting circuit itself can be improved in the surge resistance.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOSICなどの半導体装置に用いられる入
力保護回路に関し、特にサージ耐圧を向上させた入力保
護回路の構造に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an input protection circuit used in a semiconductor device such as a MOSIC, and particularly to a structure of an input protection circuit with improved surge resistance.

〔従来の技術〕[Conventional technology]

従来例によるこの種の入力保護回路装置の等何回路を第
4図に、またこれを半導体装置に集積化した場合のレイ
アウト構成を第3図に示す。これらの図において、1−
1は入力信号t−P型基板上に形成された第1のNN領
域2に接続するためのコンタクト穴であシ、この第1の
N型領域2は、保護抵抗R1と保護抵抗R2および保護
トランジスタとしてのMOSトランジスタQ!のドレイ
ンを構成するものとなっている。また、3は第1のN型
領域2すなわちMOS トランジスタQ1のドレイン領
域゛と、接地された第2のN型領域4(ンース領域)と
を分離すると共にMOSトランジスタQtのゲート絶縁
膜となるフィールド酸化領域、5はコンタクト穴1−2
を介してN型領域2で形成された保護抵抗R2と接続し
て入力信号を内部回路(図示せず)に伝えるアルミ(A
2)配線、6は入力端子に配線接続されるポンディング
パッドとしてのアルミ(At)パッドであり、このアル
ミパッド6の一部はMo8 トランジスタQxのゲート
をかねてアルミゲートを構成し、そのゲートに入力信号
を印加するものとなっている。なお、保護用MO8トラ
ンジスタQ1は、ゲート絶縁膜となるフィールド酸化領
域3の膜厚を数千(1000)〜数万(10000)X
としたもので、この素子はフィールドトランジスタとも
呼ばれるものである。
FIG. 4 shows a conventional input protection circuit of this kind, and FIG. 3 shows a layout configuration when this is integrated into a semiconductor device. In these figures, 1-
1 is a contact hole for connecting to a first NN region 2 formed on the input signal t-P type substrate, and this first N type region 2 has a protective resistor R1, a protective resistor R2, and a MOS transistor Q as a transistor! It constitutes the drain of the A field 3 separates the first N-type region 2, that is, the drain region of the MOS transistor Q1, from the grounded second N-type region 4 (ground region), and also serves as the gate insulating film of the MOS transistor Qt. Oxidized region, 5 is contact hole 1-2
An aluminum (A
2) Wiring, 6 is an aluminum (At) pad as a bonding pad that is wired to the input terminal, and a part of this aluminum pad 6 also serves as the gate of the Mo8 transistor Qx, forming an aluminum gate, and the gate is connected to the aluminum pad 6. It is used to apply an input signal. Note that the protective MO8 transistor Q1 has a film thickness of several thousand (1000) to tens of thousands (10000)
This element is also called a field transistor.

このような従来例構成では、入力に数100v程度以上
のサージ電圧が印加された時、フィールドMOSトラン
ジスタQ!がパンチスルーによシ導通し、サージ電圧を
接地電極に放電し、半導体装置内部に高電圧が印加され
るのを防いでいる。この時の抵抗R1の働きは、放電用
のフィールドMOSトランジスタQ1に流れるサージ放
電電流を制限するもので、抵抗R1の働きは、内部回路
への時定数を大きくして前記MO8トランジスタQlが
サージ電圧を放電する前に高電圧が内部へ伝わらないよ
うにするためのものである。
In such a conventional configuration, when a surge voltage of several hundred volts or more is applied to the input, the field MOS transistor Q! conducts through punch-through, discharges the surge voltage to the ground electrode, and prevents high voltage from being applied inside the semiconductor device. The function of the resistor R1 at this time is to limit the surge discharge current flowing to the field MOS transistor Q1 for discharging. This is to prevent high voltage from being transmitted inside the battery before it is discharged.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところが、従来の保護回路においては、保護抵抗R1が
N型領域2で形成されているため、その抵抗値が大きす
ぎた場合には保護用MosトランジスタQrによってサ
ージ電圧が放電される前に高電圧が最初の入力コンタク
ト穴1−tにかかシ基板とのPN接合がブレークダウン
して、大電流が流れ、その結果コンタクト穴1−1にお
いてアルミが基板へ突き抜ける。また、逆に保護抵抗R
1が小さすぎた場合には、Mo8トランジスタQlに流
れる電流が制限されずに大電流が流れる結果、やはクコ
7タクト穴1−1においてアルミが基板へ突き抜けるた
めに保護回路そのものが破壊してしまうことがあった。
However, in the conventional protection circuit, since the protection resistor R1 is formed of the N-type region 2, if the resistance value is too large, the high voltage is removed before the surge voltage is discharged by the protection Mos transistor Qr. The PN junction between the input contact hole 1-t and the substrate breaks down, a large current flows, and as a result, aluminum penetrates into the substrate at the contact hole 1-1. Also, conversely, the protective resistance R
If 1 is too small, the current flowing through the Mo8 transistor Ql will not be restricted and a large current will flow, resulting in the aluminum penetrating into the board at the Kuko7 tact hole 1-1, destroying the protection circuit itself. Sometimes I put it away.

このように、従来の装置では保護回路そのものの破壊に
よシ入カサージ耐圧が制限されてしまうという問題点が
あった。
As described above, the conventional device has a problem in that the breakdown voltage of the protection circuit itself limits the damage resistance.

本発明は、かかる問題点を解消するためになされたもの
で、保護回路そのもののサージ耐圧を向上させることが
できる半導体装置の入力保護回路を提供することを目的
とする。
The present invention has been made to solve such problems, and an object of the present invention is to provide an input protection circuit for a semiconductor device that can improve the surge withstand voltage of the protection circuit itself.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係る入力保護回路は、入力サージを抑制する
入力保護抵抗と、ソースが接地されかつゲートに入力信
号が印加されるMo8トランジスタとを有する半導体装
置の入力保護回路において、前記入力保護抵抗をポリシ
リコン配線で構成し、このポリシリコン配線からなる入
力保護抵抗の入力部と内部配線への接続部の途中から分
岐させて前記MO8トランジスタのドレインに接続した
ものである。
An input protection circuit according to the present invention is an input protection circuit for a semiconductor device including an input protection resistor for suppressing input surges and an Mo8 transistor whose source is grounded and whose gate is applied with an input signal. It is constructed of polysilicon wiring, and is branched from the middle of the input part of the input protection resistor made of this polysilicon wiring and the connection part to the internal wiring, and is connected to the drain of the MO8 transistor.

〔作用〕[Effect]

この発明においては、入力保護抵抗をポリシリコン配線
から形成し、そのポリシリコン配線の入力部と内部配線
への接続部の途中から分岐させて放電用MO8トランジ
スタに接続することによシ、そのMo8 トランジスタ
に流れる電流を制限しながら、PN接合部のブレークダ
ウンによる保護回路の破壊を避けることができる。
In this invention, the input protection resistor is formed from a polysilicon wiring, and the Mo8 While limiting the current flowing through the transistor, it is possible to avoid destruction of the protection circuit due to breakdown of the PN junction.

〔実施例〕〔Example〕

以下、本発明を図に示す実施例に基づいて説明する。 Hereinafter, the present invention will be explained based on embodiments shown in the drawings.

第1図は本発明の一実施例による入力保護回路の構造を
示すレイアウト構成図でちゃ、その等価回路は第4図に
示すものと同様である。第1図において第3図に示す従
来のものと異なる点は、保護抵抗R1およびR2をポリ
シリコン配線8で形成し、そのポリシリコン配線8の途
中から分岐させる形で保護用MO8) 、i’ンジスタ
QtのドレインとなるN凰領域2へ接続したものである
FIG. 1 is a layout configuration diagram showing the structure of an input protection circuit according to an embodiment of the present invention, and its equivalent circuit is the same as that shown in FIG. 4. The difference in FIG. 1 from the conventional one shown in FIG. 3 is that the protective resistors R1 and R2 are formed of polysilicon wiring 8, and are branched from the middle of the polysilicon wiring 8. It is connected to the N-type region 2 which becomes the drain of the transistor Qt.

ここで、1−3は前記ポリシリコン配線8の分岐点から
アルミ配線1とコンタクト穴1−4を介して入力をMO
SトランジスタQ1のドレインとなるN型領域2に分岐
接続するためのコンタクト穴である。また、6−1はM
o8 トランジスタQlのアルミゲートをかねるアルミ
配線であり、そのゲートに入力信号が印加されるものと
なっている。なお、各図中、同一符号は同一または相当
部分を示している。
Here, 1-3 is a MO input from the branch point of the polysilicon wiring 8 through the aluminum wiring 1 and the contact hole 1-4.
This is a contact hole for branching and connecting to the N type region 2 which becomes the drain of the S transistor Q1. Also, 6-1 is M
o8 This is an aluminum wiring that also serves as the aluminum gate of the transistor Ql, and an input signal is applied to the gate. In each figure, the same reference numerals indicate the same or corresponding parts.

このように、上記実施例の構成によると、保護用MOS
 トランジスタQtへの入力を保護抵抗RtrR2を形
成するポリシリコン配線8の抵抗を介して行なうことに
よシ、保護抵抗R1O値が数100〜数にオーム以上の
大きさになっても、PN接合のブレークダウンによる大
電流が流れることなく、放電用MO8トランジスタQt
を流れる電流が制限できるので、保護回路そのもののサ
ージ耐圧を向上させることができる。
In this way, according to the configuration of the above embodiment, the protection MOS
By inputting the input to the transistor Qt through the resistance of the polysilicon wiring 8 forming the protective resistor RtrR2, the PN junction can be Discharging MO8 transistor Qt without large current flowing due to breakdown
Since the current flowing through can be limited, the surge withstand voltage of the protection circuit itself can be improved.

第2図は本発明の他の実施例を示すもので、ポリシリコ
ン配8BからMOSトランジスタQlのドレインとなる
N壓領域2への分岐を該ポリシリコンの配線層とN凰領
域2との間に設けた直接(埋込+)コンタクト穴9を介
して行なうようにしたものである。この実施例において
も第1図と同様の効果が得られる。
FIG. 2 shows another embodiment of the present invention, in which a branch from the polysilicon wiring layer 8B to the N-type region 2, which becomes the drain of the MOS transistor Ql, is connected between the polysilicon wiring layer and the N-type region 2. This is done through a direct (embedded +) contact hole 9 provided in the. In this embodiment as well, the same effects as in FIG. 1 can be obtained.

なお、上述では保護用MOSトランジスタQlとしてフ
ィールドMOSトランジスタを用いた場合について示し
たが、本発明は、これに限られるものではなく、通常の
MOSトランジスタを用いることもできる。
In addition, although the above description shows the case where a field MOS transistor is used as the protection MOS transistor Ql, the present invention is not limited to this, and a normal MOS transistor can also be used.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、従来問題であった保
護回路そのもののサージ耐圧を向上させることができ、
有効な半導体装置の入力保護回路が実現できる効果があ
る。
As described above, according to the present invention, it is possible to improve the surge withstand voltage of the protection circuit itself, which has been a problem in the past.
This has the effect of realizing an effective input protection circuit for a semiconductor device.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例による入力保護回路の構造を
示す概略構成図、82図は本発明の他の実施例を示す概
略構成図、第3図は従来の一例による入力保護回路の構
造を示す概略構成図、第4図は従来と本発明の入力保護
回路の等何回路を示す図である。 1−1〜1−4・・・・コンタクト穴、2,4・・・・
Nfi領域、3・・・・フィールド酸化領域、5・6−
1・Too・・アルミ配線、6・・・・アルミバッド、
8・争・・ポリシリコン配線、9・・・・直接(埋込み
)コンタクト穴。
FIG. 1 is a schematic block diagram showing the structure of an input protection circuit according to an embodiment of the present invention, FIG. 82 is a schematic block diagram showing another embodiment of the present invention, and FIG. FIG. 4 is a schematic block diagram showing the structure, and is a diagram showing the equivalent circuits of the conventional input protection circuit and the input protection circuit of the present invention. 1-1 to 1-4...contact hole, 2,4...
Nfi region, 3...Field oxidation region, 5, 6-
1. Too... Aluminum wiring, 6... Aluminum pad,
8. Conflict: Polysilicon wiring, 9. Direct (embedded) contact hole.

Claims (3)

【特許請求の範囲】[Claims] (1)入力サージを抑制する入力保護抵抗と、ソースが
接地されかつゲートに入力信号が印加されるMOSトラ
ンジスタとを有する半導体装置の入力保護回路において
、前記入力保護抵抗をポリシリコン配線で構成し、この
ポリシリコン配線からなる入力保護抵抗の入力部と内部
配線への接続部の途中から分岐させて前記MOSトラン
ジスタのドレインに接続してなることを特徴とする半導
体装置の入力保護回路。
(1) In an input protection circuit for a semiconductor device that includes an input protection resistor that suppresses input surges and a MOS transistor whose source is grounded and whose gate is applied with an input signal, the input protection resistor is configured with polysilicon wiring. An input protection circuit for a semiconductor device, characterized in that the input protection resistor made of polysilicon wiring is branched from the middle of the input part and the connection part to the internal wiring and connected to the drain of the MOS transistor.
(2)MOSトランジスタは、ゲート絶縁膜となるフィ
ールド酸化領域の膜厚を数千〜数万Åとし、そのゲート
をアルミゲートから構成することを特徴とする特許請求
の範囲第1項記載の半導体装置の入力保護回路。
(2) The MOS transistor is a semiconductor according to claim 1, characterized in that the field oxide region serving as a gate insulating film has a thickness of several thousand to tens of thousands of angstroms, and the gate is made of an aluminum gate. Equipment input protection circuit.
(3)ポリシリコン配線からMOSトランジスタのドレ
インへの分岐接続を該ポリシリコン配線とドレイン領域
との直接(埋込み)コンタクトで行なうことを特徴とす
る特許請求の範囲第1項または第2項記載の半導体装置
の入力保護回路。
(3) The branch connection from the polysilicon wiring to the drain of the MOS transistor is performed by a direct (buried) contact between the polysilicon wiring and the drain region. Input protection circuit for semiconductor devices.
JP60124822A 1985-06-07 1985-06-07 Input protecting circuit of semiconductor device Pending JPS61283155A (en)

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