JPS61276200A - プログラマブルｒｏｍの書き込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は複数のメモリセルに対して同時に書き込みを行
うＦＲＯＭの一括書き込み方式であって、複数のコラム
線がまとめられた共通コラム線を有する構成のメモリ装
置に於いて、各共通コラム線にレジスタを設け、該レジ
スタにセットされたデ−タを、下位アドレスデータを共
有する複数のメモリセルに同時に書き込むものである。

〔産業上の利用分野〕

本発明はプログラム可能読み出し専用記憶装置（以下、
ＦＲＯＭ）に対するプログラムの書き込み処理に関する
ものであって、特に複数のメモリセルに対し同時に書き
込みを行うことにより、書き込み処理の高速化を図るも
のである。

ＦＲＯＭには、書き込みは一度だけで再書き込み出来な
いものと、何度でも内容を書き替えることが出来るもの
とがある。ＦＲＯＭという言葉は、狭義には前者のみを
指すこともあるが、一般的にはそのように限定されるこ
とはなく、本明細書に於いても広義に解せらるべきであ
る。後者には様々な種類のものがあり、本発明の説明に
はその代表的な種類であるＥＦＲＯＭが取り上げられる
。

本発明は以下の説明から明らかなように、ＦＲＯＭ全０
Ｍ適用し得るものである。

近年、ＥＰＲＯＭ集積回路も高集積化が進み、既に２５
６にビットの集積回路が一般の利用に供されている。そ
の読み出し速度も１５０ｎＳ〜２００ｎＳと高速化され
ており、高集積化や動作の高速化は現在も進行中である
。

これに対し、プログラミング速度即ちメモリセルへの書
き込み速度は１プログラムサイクルが１ｍｓ程度にまで
改善されているものの、高集積化に伴って書き込み対象
セル数が急増しているため、ＥＦＲＯＭ集、積回路１個
当たりのプログラミング時間が数分〜数十分に増加して
おり、これを如何にして短縮するかが大きな問題となっ
ている。

〔従来の技術〕

６４にビン）ＥＰＲＯＭ集積回路の構成は第２図に示す
ようなものである。セルマトリックス１には６５，５３
６個のコントロールゲートとフローティングゲートの２
重ゲート構造を持つＦＡＭＯ３型メモリセメモリセルれ
ているが、８ビツトのデータが並列に出力または入力さ
れるので、８，１９２個ずつ８個のプロ７りに分割され
ている。メモリセルを選択するためのコラムデコーダ４
及びロウデコーダ５が設けられ、その出力は各ブロック
に共通接続されている。これ等の両デコーダの入力側に
は夫々アドレスバッファが設けられているが、図では省
略されている。

６は出カバソファであり、７は出力イネイブルＯＥ、チ
ップイネイブルＣＥ＆びプログラミングのストローブＰ
ＧＭを制御する回路、３はデータ入カバソファを含むプ
ログラムコントロール回路である。該コントロール回路
７の出力及びコラムデコーダ４の出力のコラムゲート２
内に於ける接続は、第２図では簡略化されて示されてい
るが、ここは本発明の特徴に関連する部分なので、第３
図でコラムゲート部及びセルマトリックス部をより詳細
且つ具体的に示す。

第３図に示されているものは第２図の６４にピッｌ−Ｅ
ＦＲＯＭを構成する８個のブロックの１つで、他の７ブ
ロフクも同一構成であり、各ブロックの８．１９２個の
メモリセルは２５６行、３２桁のセルマトリックス１を
形成している。

各コラム線にはコラムデコーダ４の出力ｙａｏ〜Ｙ８．
がコラムゲート２を構成するトランジスタを介して係合
されており、ロウアドレスデコーダの出力Ｘ０〜Ｘｚｓ
Ｓは夫々の行のＦＡＭＯ３型ＦＥＴであるメモリセルＭ
Ｃのコントロールゲートに接続されている。該ＥＰＲＯ
Ｍ装置への書き込みは次の手順で実施される。なお、同
図の６は出カバソファである。

先ず、書き込みデータはデータ入カバソファ３′に入力
され、増幅されてプログラムコントロール３′に送出さ
れる。一方、該データが書き込まれるメモリセルはコラ
ム選択信号ＹＡ０〜Ｙｌ？及びロウ選択信号Ｘ０〜Ｘ、
、、によって１個だけが選択される。しかる後２０Ｖ前
後の書き込み用高電圧ＶＰＦを印加し、さらにプログラ
ムコントロール信号ＰＲＧに従ってトランジスタＱ、の
ゲートに書き込みデータ信号を印加すると、Ｑ、を介し
て、選択されたメモリセルのドレインに書き込み電圧Ｖ
ＰＦが印加され、またコントロールゲートにはロウデコ
ーダ側から制御電圧が印加されるので、該メモリセルの
フローティングゲートに所定の電荷蓄積が生ずる。すな
わち、１ビツトの書き込みが完了する。

上記の書き込み過程に於いて、１個のブロックでは３２
本のコラム線のうち、１本だけが選択され、従って書き
込みの１サイクルでは１個のメモリセルだけが書き込ま
れる。このように、１つのセルマトリックスに対する書
き込みが、一時に１個のセルだけを対象として行われる
点は他種のＦＲＯＭに於いても同様である。

〔発明が解決しようとする問題点〕

従って従来のＦＲＯＭの書き込みは、１セルの書き込み
に数ｍｓを必要とする以外に、多数のセルに対し順次書
き込みを行うことに起因して長時間を要するものとなっ
ており、これは１セル当たりの書き込み時間を短縮する
だけでは解消されないものである。

〔問題点を解決するための手段〕

このようにＦＲＯＭの書き込みに長時間を要するという
問題は、本発明の如く、所定数のコラム線をまとめた共
通コラム線毎にデータレジスタを設けて書き込みデータ
を蓄積し、これ等複数のレジスタのデータを同時に複数
のメモリセルに書き込むことによって解決される。

〔作用〕

従来このような処理が出来なかったのは、入力データを
そのままＱ、のゲートに印加する方式をとっているため
であり、本発明に於ける如く、一旦レジスタに蓄える方
式をとれば複数のセルに対する同時書き込みが可能とな
り、書き込み時間が短縮される。

〔実施例〕

第１図に本発明の１実施例に用いられるＥＰＲＯＭを示
す。第１図は従来技術のＥＦＲＯＭの特定部を示す第３
図に対応するもので、ＥＰＲＯＭの１個のブロックを示
しており、特に本発明の実施に適したコラムゲート２′
の構成が開示されている。

本実施例のＥＰＲＯＭでは、セルマトリックスの３２本
のコラム線を選択するために、コラムデコーダでは、５
ビツトのアドレス信号は上位２ビツトと下位３ビツトが
別々にデコードされ、ＹＡ。

〜ＹＡ３及びＹ、。〜Ｙ１．という２群のコラム選択信
号として出力される。このようなコラム選択信号に適合
するようコラム線も２段に構成されており、例えば、８
本のコラム線ＣＩＩｏ〜ＣＡＩ、が１本の共通コラム線
ＣＬ、に、Ｙ、。〜Ｙｌ＋？で制御されるＱｌ。〜Ｑ０
を介して接続されたものとなっている。

また、ｙＡｏ〜ＹＡ、で制御されるトランジスタＱＡ０
〜Ｑ＾コを介して４本の共通コラム線ＣＬ、〜ＣＬ、が
出力バッファ６に接続され、更に共通コラム線ＣＬ、〜
ＣＬ、それぞれに対して１個ずつ、４個のデータレジス
タＲ１〜Ｒ４及びＱ、、＃Ｑ、、が設けられている。

ロウデコーダの出力Ｘ、〜ｘ　ｔｓｓが各行のＦＡＭＯ
８型ＦＩＥＴのコントロールゲートに係合されている点
は従来技術と同様である。

該ＥＦＲＯＭに対する本発明の方式による書き込みは次
のように行われる。

先ス、レジスタＲ１〜Ｒ４に選択されたメモリセルに書
き込むべきデータが蓄えられる。例えばＲ１にデータを
セットするには、ＹＡｏのみ高レベルとし、ＹＡ１〜Ｙ
０を低レベルとすると、データ人カバソファに入力した
データはＲ１のみにセットされる。Ｒ２−Ｒ１にも同様
の処理が行われ、データが順次セットされる。

書き込みの対象になるメモリセルは、Ｙ、。〜Ｙｌ１１
の１つ及びＸ０〜Ｘ□、の１つによって選択されるので
、共通コラム線ＣＬ、−ＣＬ４に各１個、合計４個存在
する。ＲＩ”　Ｒａはフリップフロップ等で構成される
ので、データ入カバソファ３′からレジスタＲ，−Ｒ４
へのデータ転送およびラッチは速やかに実行することが
可能÷ある。

書き込みデータがＲ＋　”　Ｒａにセットされた後、Ｙ
、。〜ＹＡ、が全てローレベルにされてＱＡ０〜ＱＡ３
がオフにされる。更にＹ、。〜Ｙ□及びＸ、〜Ｘ、□に
よってメモリセルが選択さてＶＰＰが印加され、プログ
ラムコントロール信号ＰＲＧに従うて、トランジスタＱ
、、％Ｑ、、のゲートにレジスタＲ１〜Ｒ４の書き込み
データ信号が印加される。その結果、例えばＲ１の出力
がハイであればＱ、、はオンするので選択されたメモリ
セルのドレインに書き込み電圧が印加され、反対にＲ２
の出力がローであればＱ６１はオフなのでメモリセルの
ドレインには書き込み電圧が印加されないので、Ｒ１の
データがメモリセルに書き込まれる。

同時にＲ３−Ｒ１による書き込みも行われるので、４個
のメモリセルに対し同時に書き込みが行われる。

本実施例によれば、任意のデータの書き込みが４個のメ
モリセルに対して並行に行われるので、ＥＦＲＯＭ全Ｒ
ＯＭき込み所要時間が従来の方式による場合の１７４に
短縮されることになる。

本発明は４セル同時書き込みに限定されるものではなく
、同時書き込み数を増すことによって更に所要時間を短
縮することが可能である０例えば、同じ６４にビットの
ＥＦＲＯＭを８ブロツクに分割したもので、コラムアド
レス信号５ビツトのうち、３ビツト分に相当する８個の
デコード出力に対応させてレジスタを設ければ、８個の
メモリセルに同時に書き込むことが可能であり、極端な
場合３２個のレジスタを設けて３２個のメモリセルに同
時に書き込むことも可能である。

行数、桁数の組み合わせも上記実施例に限るものでない
ことは勿論であるが、各レジスタに蓄えるデータもｌセ
ル分だけでなく複数のセルに書き込むデータとし、メモ
リセルを逐次アクセスしながら書き込んでいくことも可
能である。

上記の説明から明らかな如く、本発明の方式は、複数の
書き込みデータを蓄積し、複数のメモリセルに同時にア
クセスすることが可能なように構成された全てのＦＲＯ
Ｍに対して適用可能であり、例えばフユーズＲＯＭのよ
うなＦＡＭＯ３型以外のＦＲＯＭにも通用し得るもので
ある。

〔発明の効果〕

以上説明したように、本発明の方式によればＰＲＯＭの
複数のメモリセルに対して同時に書き込みを行うことが
出来るので、プログラミング時間が大幅に短縮される。

【図面の簡単な説明】

第１図は本発明の実施例に使用されるＥＦＲＯＭの構成
の要点を示す図、 第２図はＥＦＲＯＭの構成を示す図、 第３図は従来技術のＥＦＲＯＭのコラムゲート部を示す
図であって、 図に於いて １はセルマトリックス ２は従来のコラムゲート ２′は本発明に適したコラムゲート ３はデータ入カバソファ及びプログラムコントロール ３′はデータ人カバンファ ３″はプログラムコントロール ４はコラムデコーダ ５はロウデコーダ ６は出カバソファ ７は７は出力イネイプル、チップイネイブル制ｆＩｌｒ
ｇ回路 ８は共通コラム線である。 本１ｉ’１目のＥＦＲＯＭ −４ｒｔｌ　１５ｖｈ　Ｅｐｚｏｎｔ＞　借ＥＳＺ　　
図

Claims (3)

【特許請求の範囲】
1. （１）コラム選択ゲートを備えた複数のコラム線（Ｃｌ
   ）と、該コラム線に接続された複数の不揮発性メモリセ
   ル（ＭＣ）と、アドレス信号をデコードして該メモリセ
   ルの１個を選択するコラムデコーダ（４）及びロウデコ
   ーダ（５）を備えたプログラマブルＲＯＭに於いて、ア
   ドレス信号の一部によって同時に選択されるコラム線数
   と同数のデータレジスタ（Ｒ）を設け、メモリセルに書
   き込むべきデータを前記各データレジスタにセットし、
   書き込まれるメモリセルが係属するコラム線を選択し、
   前記データレジスタのデータに従って前記選択されたコ
   ラム線に書き込み電圧を印加して、複数の不揮発性メモ
   リセルに対して同時にデータを書き込むことを特徴とす
   るプログラマブルＲＯＭの書き込み方式。
2. （２）前記複数のコラム線（Ｃｌ）はコラム選択ゲート
   を介して共通コラム線（Ｃｌ）に接続された構成であり
   、該共通コラム線数と同数の前記データレジスタ（Ｒ）
   を設けて実施することを特徴とする特許請求の範囲第１
   項記載のプログラマブルＲＯＭの書き込み方式。
3. （３）前記共通コラム線のそれぞれには複数の第２の共
   通コラム線が接続され、該第２の共通コラム線のそれぞ
   れに前記複数のコラム線が接続された構成を有するプロ
   グラマブルＲＯＭに対して実施することを特徴とする特
   許請求の範囲第２項記載のプログラマブルＲＯＭの書き
   込み方式。