JPS61275946A - キャッシュメモリ管理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、コンピュータシステムアーキテクチャ−に関
するものであって、更に詳細には、キャッシュメモリ管
理システムアーキテクチャ−であって、高速システムバ
スに接続されたシステム要素間で高速通信を行う為にシ
ステム要素を接続する為の高速システムバスを持ってお
り、且つ非常に高速のマイクロプロセサインターフェー
スと、直接アドレス変換ユニットと、アドレス変換ユニ
ットとを持っているキャッシュメモリ管理システムアー
キテクチャ−に関するものである。

従来のキャッシュメモリコントローラ及びメモリ管理シ
ステムは多数の区分線に沿って開発されていた。従来技
術のシステムはキャッシュコントローラと、キャッシュ
メモリと、メモリ管理ユニットと、変換論理とを使用し
ており、その各々はシステムアーキテクチャ−の別々に
区分されたユニットとして使用されていた。これらのシ
ステムにおいて、中央処理制御装置ＣＰＵは、そのアド
レスに対しての対応するデータを要求するアドレスする
か、又は該出力アドレスに対応するアドレスに対して同
様のデータを準備する。別のキャッシュメモリに関連し
且つ別のメモリテーブルにも関連することのあるキャッ
シュコントローラは、その出力アドレスがキャッシュメ
モリ内にストアされている位置に対応するか否かを解決
する。対応する場合には、当りが宣言され、且つキャッ
シュコントローラはキャッシュコントローラを介してキ
ャッシュメモリへのデータの一読取又は書込を調整する
。データが存在しない場合には、キャッシュコントロー
ラははずれ信号をＣＰＵへ送る。

この場合に、従来のシステムでは、ＣＰＵに対してメイ
ンメモリアクセスを調整して要求されたアドレス位置デ
ータを得させるか、又はＣＰＵはメモリ管理ユニットに
対して要求を出して要求された位置のデータを供給する
ことの何れかを行うことが可能である。メモリ管理を使
用する場合には、従来のシステムでは、ＣＰＵ内、メモ
リ管理ユニット内、又はメインメモリ内において、仮想
アドレスから物理的アドレスへの変換の変換プロセスを
助ける為のレジスタ記憶が制限されている。

これらの従来のシステムは多くの欠点を蒙っていた。第
１に、区分化から発生する物理的分離に起因して、全体
的なデータ処理速度は減少されており、その理由として
は、バスのローディング。

バス遅延、及びキャッシュコントローラを介してキャッ
シュメモリへのアクセスの為の複数個の開始点等があり
、又キャッシュコントローラを介してキャッシュメモリ
のＣＰＵへ戻り、メモリ管理ユニットへの及びメインメ
モリへのはずれ等がある。第２に、これらのシステムは
キャッシュはずれの場合にはＣＰＵに負担をかけていた
。更に、キャッシュコントローラとキャッシュメモリと
の間のバス遅延におけるキャッシュコントローラ回路を
補償する為に、一層高価な一層高速のキャッシュメモリ
は、キャッシュコントローラ及びバス遅延時間の為に遅
延されることのないキャッシュアクセスサイクル時間を
得ることを必要とする。

本発明は以上の点に鑑みなされたものであって。

上述した如き従来技術の欠点を解消し、改良したキャッ
シュ及びメモリ管理システムアーキテクチャ−及びそれ
と関連するプロトコールを提供することを目的とする。

本キャッシュ及びメモリ管理システムは、２方向セツト
連想メモリキヤツシユサブシステムと。

２方向セツト連想変換論理メモリサブシステムと、ハー
ドワイアードページ変換と、選択可能アクセスモード論
理と、選択的にイネーブル可能命令先取りモード操作論
理と、から構成されている。本キャッシュ及びメモリ管
理システムは、システムインターフェース及びプロセサ
／キャッシュ・バスインターフェースとを有している。

該システムインターフェースは、メインメモリが接続さ
れているシステムバスへ接続する為の手段を与えている
。該プロセサ／キャッシュ・バスインターフェースは、
外部ＣＰＵへ接続する為の手段を与えている。該キャッ
シュメモリ管理システムは、命令キャッシュ又はデータ
キャッシュの、何れかとして機能することが可能である
。該命令キャッシュシステムは、命令先取りとオンチッ
ププログラムカウンタ能力を与えている。データキャッ
シュは、ＣＰＵからのアドレスを受け取る為のアドレス
レジスタを与えており、アドレスレジスタにストアされ
ているアドレスから開始してデータの所望数のワードを
転送を行う。

別の本発明の特徴は、カッド語（ｑｕａｄ−ｗｏｒｄ）
境界レジスタ、カッド語ラインレジスタ、及びカッド語
境界検知サブシステムである。これはカッド語境界内の
データのアクセスを加速させ、且つキャッシュメモリサ
ブシステムからストアされている命令又はデータの順次
昇順位置の効果的な先取りを与える。

本キャッシュメモリ管理システムは、仮想アドレスから
物理的アドレスへの２方向セツト連想アドレス変換を与
えるのみならず、キャッシュメモリ機能、及びストアさ
れた２方向セツト連想変換論理メモリサブシステムと連
合したページアクセス保護機能を与える一体的なアーキ
テクチャ−を提供している。

本キャッシュメモリ管理システムは選択可能なアクセス
モードを提供する。従って、種々のモードを表す為に、
キャッシュメモリ管理システムに接続されているＣＰＵ
のシステムステータスワード出力によって特定のアドレ
スを定義することが可能である。これらのモードは、マ
ツプした／マツプしてない、スーパーバイザ／ユーザの
空間アクセス等を包含する。該選択可能アクセスモード
に関する付加的な特徴は、メインメモリ内のページテー
ブルからのデータと共に、−キャッシュメモリサブシス
テムのローディング時にメインメモリページテーブルか
らキャッシュメモリ管理システムの変換論理メモリサブ
システム内へロードされるページテーブルエントリーに
よって定義される。

これらのページテーブルを定義する選択可能アクセスモ
ードは、キャッシュ可能／キャッシュ不能、ライトスル
ー（ｖｒｉｔａ−ｔｈｒｏｕｇｈ）　／コピーバック等
を包含している。

更に別の特徴としては、ハードワイアード（固定結線）
ページ変換システムである。これは臨界的なシステム及
びユーザが定義したアドレスに対しての保証されたアク
セスを提供する。その例としては、ベクトルページ、オ
ペレーティングシステム及び／又はユーザ使用用に予約
したページ、マルチプルＩ１０ページ、及びブートペー
ジ（ｂ。

ｏｔ　ｐａｇｅ）等を包含する。

キャッシュメモリ管理システムは各々プロセサキャッシ
ュバスを介して受け取られたＣＰＵからの工／○コマン
ドに応答する。これらのコマンドは、ＴＬＢ変換論理メ
モリサブシステム内のスーパーバイザページの無効化、
変換論理メモリサブシステム内のユーザページの無効化
、変換論理メモリサブシステム内のよごれており且つ参
照されたビットのリセット、変換論理メモリサブシステ
ム全体のアクセス、キャッシュメモリサブシステム全体
の無効化、等を包含する。マルチ−キャッシュ又はマル
チ−プロセサシステムアーキテクチャｉにおいて、キャ
ッシュはシステムバスからアクセスされてＩ１０書込又
は共用書込に関してキャッシュメモリサブシステム内の
ラインを無効化することが可能である。キャッシュは、
Ｉ１０読取でシステムバスへよごれたデータを変換する
。

本キャッシュ管理システム乃至方式は、命令又はデータ
の何れかのキャッシュメモリ管理システムとして構成す
ることが可能である。開示する如く、本システムアーキ
テクチャ−乃至構成では。

別々の命令及びデータキャッシュインターフェースを持
ったプロセサを有している。非常に高速の命令バスがプ
ロセサ命令インターフェースからの命令キャッシュメモ
リ管理システムへ接続する。

非常に高速のデータバスが、データキャッシュメモリ管
理システムをプロセサデータインターフェースへ接続さ
せる。各キャッシュメモリ管理システムは、システムイ
ンターフェースを介してシステムバスへ接続し、且つそ
こからメインメモリへ接続する。

複数個の要素がシステムバスへ接続されると、バスアー
ビトレーション（調整）システム要素がシステムバス調
整及び衝突回避管理を与える。バス要求／バス許可手順
及び支持アーキテクチャ−はキャッシュメモリ管理シス
テムと関連して使用するものとして開示しである。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。第１図を参照すると５本発明
のシステム実施例を図示しである。

中央処理装置１１０は別々の独立した非常に高速のキャ
ッシュ／プロセサバスである命令バス１２１及びデータ
バス１３１を介して接続されており、それらのバスは夫
々命令キャッシュメモリ管理ユニット１２０及びデータ
キャッシュメモリ管理ユニット１３０へ接続している。

更に、システムステータスバス１１５がＣＰＵ１１０か
ら命令キャッシュメモリ管理ユニット１２０及びデータ
キャッシュメモリ管理ユニット１３０の各々へ接続され
ている。命令キャッシュメモリ管理ユニット及びデータ
キャッシュメモリ管理ユニット１３０の各々はシステム
バス１４１へ接続する為の別々のインターフェースを持
っている。メインメモリ１４０は本システム用の主コア
記憶装置を包含しており、且つダイナミックＲＡＭ、ス
タティックＲＡＭ、又は高速読取−書込メモリに対する
その他の媒体で構成することが可能である。キャッシュ
１２０及び１３０は各々システムバス１４１を介してメ
インメモリ１４０へ接続している。

更に、その他のシステム要素をシステムバス１４１へ接
続させることが可能であり、例えばＩ１０処理ユニット
ｌ０Ｐ１５０は夫々の工○Ｐ１５０に対するシステムバ
ス１４１をＩ１０バス１５１へ接続させている。Ｉ１０
バス１５１は、イーサネット（Ｅｔｈｅｒｎｅｔ）、ユ
ニバス（ＵＪｌｉｂｕｓ）、プイエムイバス（ＶＭＥｂ
ｕｓ）、マルチパス（Ｍｕｌｔｉｂｕｓ）等の標準バス
インターフェースとするか、又はＩ１０バス１５１は二
次記憶装置又はその他の周辺装置、例えばハードディス
ク、フロッピィディスク、プリンタ等へ接続することが
可能である。複数個のＩＯＰをシステムバス１４１へ接
続させることが可能である。工○Ｐ１５０はシステムバ
ス１４１を介してメインメモリ１４０と通信することが
可能である。

ＣＰＵ１１０は又インタラブドライン１１１を介してイ
ンタラブドコントローラ１７０へ接続されている。該Ｃ
ＰＵに対してインタラブドの優先性を争うユニット（装
置）の各々はインタラブドコントローラ１７０に接続さ
れている別のインタラブドラインを持っている。第１図
に示した如く、メインメモリ１４０はインタラブド出カ
ニ１，１４５を持っており、且つｌ０Ｐ１５０はＩ２で
示したインタラブド出力１５５を持っている。これらの
インタラブドＩｆ、１４５．及びＩ２，１５５はインタ
ラブドコントローラ１７０に接続されており、該インタ
ラブドコントローラ１７０はＣＰＵ１１０に対してのイ
ンタラブド要求の優先付けを行い且つその優先性を調整
する。ＣＰＵｌｌ０は複数個の並列ＣＰＵで構成するこ
とが可能であり、又単−のＣＰＵとすることも可能であ
る。

複数個のＣＰＵとする場合には、インタラブド要求の優
先付は及び解決は、ＣＰＵｌｌ０からインタラブドコン
トローラ１７０への信号制御ライン１１１と関連してイ
ンタラブドコントローラ１７０によって処理される。

システムクロック１６０はＣＰＵｌｌ０命令キヤツシユ
メモリ管理ユニツト１２０及びデータキャッシュメモリ
管理ユニット１３０ヘマスタクロツクＭＣＬＫを供給し
、その中での内部動作及びそれらの間の動作の同期を取
る。更に、システムクロック１６０からのバスクロック
ＢＣＬＫ出力はシステムバス１４１を介しての転送用の
バス同期信号を供給し、且つシステムバス１４１に接続
されている全てのシステム要素に接続されている。

これは、命令キャッシュＭＭＵ１２０．データキャッシ
ュＭＭＵ　１３０、メインメモリ１４０、工０Ｐ１５０
、及びシステムバス１４１に接続するその他のシステム
要素を包含する。複数個の装置が同時にシステムバス１
４１へのアクセスを要求する場合、バス調整ユニット１
８０がシステムバス１４１に接続されている装置に接続
される。該パスアービタ即ちバス調整装置は、システム
バス１４１に接続する潜在的なバスマスタの各々への別
々のカップリングを持っている。バスアービタ１８０は
ハンドシェーク手順を使用しており、且つシステムバス
１４１へのアクセスの優先付けを行う、バス調整ユニッ
ト１８０はシステムバス１４１を制御しその上での衝突
を回避し、且つ通常システムバス１４１の使用を調整す
る。

プロセサ１１０はキャッシュインターフェースを有して
おり、それはバス１２１へ接続されている命令インター
フェース及びバス１３１へ接続されているデータインタ
ーフェースを有する相互に排他的で且つ独立的に動作可
能な二重キャッシュインターフェースシステムを与えて
いる。命令インターフェースは外部命令キャッシュＭＭ
Ｕ１２０との通信を制御し、且つ命令キャッシュＭＭＵ
１２０からプロセサ１１０への命令のカップリングを与
える。データインターフェースは、外部データキャッシ
ュＭＭＵ１３０との通信の制御を与えると共に、プロセ
サ１１０とデータキャッシュＭＭＵ　１３０との間のデ
ータの双方向通信を制御する。該プロセサの実行ユニッ
トは命令インターフェース及びプロセサのデータインタ
ーフェースへ接続されている。該実行ユニットは、命令
キャッシュＭＭＵ　１２０から受け取られたぞれぞれ１
つ又はそれ以上の命令をデコードし且つ実行することに
応答してデータキャッシュＭＭＵから受け取られたデー
タの選択的処理を与える。命令インターフェースは非常
に高速の命令キャッシュＭＭＵバス１２１を介して命令
キャッシュＭＭＵ１２０へ接続する。該データインター
フェースは非常に高速のデータバス１３１を介してデー
タキャッシュＭＭＵ　１３０へ接続する。該命令インタ
ーフェース及びデータインターフェースは、命令キャッ
シュＭＭＵ　１２０からプロセサ１１０への命令の非常
に高速の転送、及びデータキャッシュＭＭＵ１３０とプ
ロセサ１１０との間のデータの同時的独立的転送に対す
る能力を与えている。

データキャッシュＭＭＵ　１３０及び命令キャッシュＭ
ＭＵ　１２０は各々、非常に大型で比較的遅いメモリで
あるメインメモリ１４５へ接続する為にメインシステム
バス１４１へ接続する為の第２バスインターフエースを
夫々持って、いる、システムバス１４１は比較的高速で
あるが、データバス１３１又は命令バス１２１と比較す
ると遅い、システムバス１４１は又その他の回路及び周
辺装置を本マイクロプロセサシステムアーキテクチャ−
に接続する為の手段を与えている。

プロセサ１１０の命令及びデータインターフェースは、
プロセサ１１０と夫々のキャッシュ１２０及び１３０と
の間のインターフェース及びデータ転送プロセスを完全
に制御する為に必要な制御、タイミング、及びバッファ
動作用論理を与えている。同様に、命令キャッシュＭＭ
Ｕ１２０及びデータキャッシュＭＭＵ　１３０は、夫々
の命令インターフェース及びデータインターフェースを
介してプロセサ１１０へのインターフェースを可能とす
る為に必要な制御及びバッファ回路を持っている。命令
キャッシュＭＭＵ　１２０及びデータキャッシュＭＭＵ
　１３０は又各々が、システムバス１４１を介してメイ
ンメモリ１４０とのインターフェース及びそのメモリ管
理を提供する為に必要な制御及びバッファ回路を持って
いる０機能的には、命令キャッシュＭＭＵ　１２０及び
命令インターフェースは、データキャッシュＭＭＵ　ｌ
　３０及びデータインターフェースから別々で独立した
サブシステムを与えている。命令キャッシュＭＭＵ１２
０はメインメモリ１４０に直接的にアクセスし、且つデ
ータキャッシュＭＭＵ１３０動作から間接的にアクセス
し、その逆も又真である。

第２図を参照すると、第１図のプロセサ１１０を更に詳
細に示しである。第２図に示した如く、プロセサ１１０
は更に命令レジスタ１１２、命令デコーダ１１３、及び
実行ユニット１１４から構成されている。命令レジスタ
１１２は、命令バス１２１を介して命令キャッシュＭＭ
Ｕ　１２０から受け取られた命令をストアし且つプロセ
サ１１０の命令インターフェースへ出力する為の手段を
与えている。命令レジスタ１１２からの出力は命令デコ
ーダ１１３へ接続されている。命令デコーダ１１３は、
命令レジスタ１１２から受け取られた命令出力のデコー
ド動作に応答して動作選択信号を出力する手段を与えて
いる。命令デコーダ１１３からの出力動作選択信号は実
行ユニット１１４へ供給される。実行ユニット１１４は
、命令デコーダ１１３から受け取られた動作選択信号に
応答して、プロセサ１１０及びデータバス１３１のデー
タインターフェースを介してデータキャッシュＭＭＵ　
１３０から受け取られた選択データを処理する為の手段
を与えている。

好適実施例においては、プロセサ１１０はパイプライン
動作を与える。第２図に示した如く、命令レジスタ１１
２と、命令デコーダ１１３内の段Ｃと、実行ユニ７ト１
１４内の夫々の段り、Ｅ。

Ｆとの５段のパイプライン動作が存在している。

従って、複数個の動作は複数個の命令に応答して同時的
に達成することが可能である。

第２図に示した実施例において、実行ユニット１１４は
更にインターフェース１１５を有しており、それは選択
したデータの処理から得られる出力をプロセサ１１０の
データインターフェースへ供給してその結果得られるデ
ータをそこからデータキャッシュＭＭＵ１３０へ出力さ
せる為の手段を与えている。インターフェース１１５は
、実行ユニット１１４とプロセサ１１０のデータインタ
ーフェースとの間でデータの双方向結合を与え、そこか
らデータバス１３１を介してデータキャッシュＭＭＵ　
１３０へ供給させる。

第３図を参照すると、第２図の命令デコーダ１１３の実
施の１例を更に詳細に示しである。第３図に示した如く
、命令デコーダ１１３は逐次状態装置１１６を有してお
り、それは命令レジスタ１１３から受け取られた命令を
デコードし且つ命令レジスタ１１２の命令出力に応答ル
で動作コード信号を与える。逐次状態装Ｗ１１６からの
動作コード信号はタイミング・制御回路１１７へ供給さ
れ、それは逐次状態装置１１６からの動作コード出力に
応答して、命令実行の逐次乃至はシーケンス動作を制御
する為の動作選択信号を出力して実行ユニット１１４へ
供給する為の手段を与えている。

好適実施例においては、各マイクロプロセサは単一チッ
プの集積回路である。然し乍ら、複数個のチップの実施
形態も設計条件に従って使用することが可能である。

プロセサ１１０の命令インターフェースは更に多段命令
バッファを有しており、それは、各段如く１つづつの命
令で複数個の命令を逐次ストアする手段を与えると共に
、更にストアした命令を実行手段１００へ選択的に出力
する為の手段を与えている。キャッシュ前進信号は、命
令インターフェースが自由空間を持っているので、それ
によって駆動される。キャッシュ前進（Ｃａｃｈｅ　Ａ
ＤＶａｎｃｅ）はニーキャッシュ−ＭＭＵアクセスを制
御する。

従って、命令インターフェースは、命令バス１２１を介
しての命令キャッシュＭＭＵ１２０からの直列ストリー
ム状の出力として複数個の命令ワードを供給し且つスト
アする為の多段命令バッファを与えている。この多段命
令バッファは、増加する命令処理速度を与えており、且
つプロセサ１１０のパイプライン動作の為に使用するこ
とが可能である。外部システムクロック１６０は、プロ
セサ１１０内及びそれと関連する同期動作に対するクロ
ック信号を与える。

プロセサ１１０の命令インターフェースは更に。

マイクロプロセサシステムの動作におけるコンチクスト
（文脈）スイッチ（ｃｏｎｔｅｘｔ　５ｗ１ｔｃｈ）又
はブランチ（分岐）が発生することに応答して命令キャ
ッシュＭＭＵ　ｌ　２０プログラムカウンタ内にストア
する為に初期命令アドレスを選択的に出力する為のアド
レス発生器を有している。コンチクストスイッチは、ト
ラップ、インタラブド、又は一連の命令に対しての新た
な開始点を示す為に命令キャッシュ１２０プログラムカ
ウンタの初期値化を必要とする何れかのプログラムの初
期値化を包含している。命令インターフェースは、キャ
ッシュ前進信号出力を与え、それは、コンチクストスイ
ッチ又はブランチの間を除いて、命令キャッシュＭＭＵ
プログラムカウンタを選択的にインクリメントする。コ
ンチクストスイッチ又はブランチが発生すると、命令キ
ャッシュＭＭＵ　１２０プログラムカウンタは、プロセ
サ１１０の命令インターフェースのアドレス発生器から
新たな値がロードされる。システムクロック１６０はマ
イクロプロセサ１１０の命令インターフェースへクロッ
ク信号を与える。

本システムの初期値化がされると、又はコンチクストス
イッチ又はブランチの間に、プロセサ１１０の命令イン
ターフェースアドレス発生器は、命令キャッシュ１２０
プログラムカウンタのローディングを行わせる。その後
、キャッシュ前進信号によってイネーブルされると、命
令キャッシュＭＭＵ１２０は複数個の命令（例えば、カ
ッド語）をプロセサ１１０の命令インターフェースへ供
給する即ち接続する為に出力させる。その後、命令キャ
ッシュＭＭＵ１２０へのプロセサ１１０の命令インター
フェースからのその他のアドレス出力とは独立的且つ排
他的に、命令キャッシュＭＭＵ１２０プログラムカウン
タの出力に応答して命令が逐次的に出力される。

図示した如く、プロセサ１１０のデータインターフェー
スは更にアドレス発生器及びインターフェースを有して
おり、それは外部データキャッシュＭＭＵ５０３のアド
レスレジスタ５０５へ接続する即ち供給する為のデータ
アドレスを出力する。

システムクロック１６０のＭＣＬＫはデータキャッシュ
ＭＭＵ１３０へ供給され、データキャッシュＭＭＵ１３
０とプロセサ１１０のデータインターフェースとの間で
のデータ転送の同期を取る。

好適実施例においては、アドレスインターフェース３２
４からの何れかの中間的なアドレス出力と独立的且つ排
他的なデータインターフェース３０２からの各アドレス
出力に対して、データキャッシュＭＭＵ５０３とマイク
ロプロセサ１２のデータインターフェース３０２との間
で定義した数のデータワードを接続する為の手段が設け
られている。

プロセサ１１０の命令インターフェース及び命令キャッ
シュＭＭＵ　１２０は、命令インターフェースのアドレ
ス発生器からの信号初期アドレス出力及びアクティブキ
ャッシュ前進信号出力のみに応答して、命令キャッシュ
ＭＭＵ　１２０からプロセサ１１０の命令インターフェ
ースへ予め定義していない長さの命令列乃至はストリー
ムの連続的な出力を与え、それはブランチ又はコンチク
ストスイッチが発生する迄継続する。

プロセサ１１０データインターフエース及びデータキャ
ッシュＭＭＵ　１３０の動作は、両者間において、プロ
セサ１１０からデータキャッシュＭＭＵへの各アドレス
出力に対して、１つ又はそれ以上の定義した数のデータ
ワードの転送を与える。

この様な定義した複数個のワードの最初のワードは、プ
ロセサ１１０からのアドレスに応答して出力される。そ
の他のワードは本システムがレディ即ち準備が整うや否
や転送される。この定義された数のワードの転送が完了
すると、プロセサ１１ＯからデータキャッシュＭＭＵ　
１３０のアドレスレジスタ内に新たなアドレスがロード
されねばならない。データキャッシュＭＭＵ１３０とプ
ロセサ１１０のデータインターフェースとの間の全ての
データ転送は、プロセサ１１０データインターフエース
からデータキャッシュＭＭＵ　１３０のアドレスレジス
タ内への新たなアドレスのローディングを必要とする。

この転送は単−又は複数ワードとすることが可能である
が、ワード数は転送の開始時に固定され且つ定義されて
おり、且つ各転送は別の新たなアドレスをロードするこ
とを必要とする。

メインメモリ即ち主メモリ１４０はシステムバス１４１
へ接続されており、該システムバス１４１へはデータキ
ャッシュＭＭＵ１３０及び命令キャッシュＭＭＵ　１２
０も接続されている。メインメモリ１４０はアドレス可
能な読取−書込メモリからのデジタル情報を選択的にス
トアし且つ出力する。

命令キャッシュＭＭＵ１２０は、システムバス１４１を
介してメインメモリ１４０へ接続されており、メインメ
モリ１４０への選択的アクセスを管理してメインメモリ
１４０とデータキャッシュＭＭＵ　１３０との間でのデ
ータのストア即ち記憶を行うと共に検索を行う、データ
キャッシュＭＭＵ１３０は更に、非常に高速のデータバ
ス１３１を介してプロセサ１１０への又それからデータ
を選択的にストアすると共に出力し、又はシステムバス
１４１を介してメインメモリ１４０への又はそれからの
データを選択的にストアすると共に出力する為の手段を
有している。データキャッシュＭＭＵ　１３０は、それ
のアドレス可能な非常に高速の読取−書込メモリからの
データの選択的ストア及び出力を与える。

プロセサ１１０は、命令バス１２１を介して命令キャッ
シュＭＭＵ　１２０へ、及びデータバス１３１を介して
データキャッシュＭＭＵ　１３０へ独立的に接続されて
いる。プロセサ１１０は、命令キャッシュＭＭＵ１２０
から受け取られた命令の夫々のデコード及び実行に応答
して、データキャッシュＭＭＵ１３０から受け取られた
データを処理する。処理は、演算的、論理的、関係を基
礎にしたもの等とすることが可能である。

上述した如く、命令キャッシュＭＭＵ１２０のプログラ
ムカウンタは、ブランチ及びコンチクストスイッチの間
のみアドレスがロードされる。そうでない場合には、命
令キャッシュＭＭＵは連続的ストリーム出力モードで動
作する。従って、命令キャッシュＭＭＵ１２０のプログ
ラムカウンタが開始アドレスでロードされ且つキャッシ
ュ前進信号が活性状態とされると、夫々アドレスされた
位置のデータが命令キャッシュＭＭＵ　１２０メモリか
らプロセサ１１０へ出力され、且つ爾後の命令は一度に
１つの命令を直列的にストリーム状でプロセサ１１０へ
転送される。何等付加的なアドレス転送の必要性無しに
転送された各爾後の命令ワード又は一群の命令ワードは
、コンチクストスイッチ又はブランチが必要とされ−る
時以外に、プ、　ロセサ１１０と命令キャッシュＭＭＵ
　１２０プログラムカウンタとの間で転送される。

ＭＣＬＫは全メインクロック、例えば３３ＭＨ２、論理
に対するクロックである。ＢＣＬＫはシステムバスクロ
ックであり、好適にはＭＣＬＫの１／２又は１／４の何
れかである。

システムバス１４１同期に対して、ＢＣＬＫはシステム
バス上の全てのユニット、即ちＣＰＵ、ＩＰＯ、バスア
ービタ、キャッシュ、インタラブドコントローラ、ＭＰ
等へ、供給される。全ての信号はバス上に発生されねば
ならず、且つＢＣＬＫの上昇端でサンプルされねばなら
ない。該信号の伝播遅れは、バス動作の同期モードを保
証する為に、ＢＣＬＫの１サイクル内でなければならな
い、ＢＣＬＫとＭＣＬＫとの間の位相関係は厳格に特定
されている。１実施例において、ＢＣＬＫはＭＣＬＫの
サイクル時間の２倍又は４倍の５０％デユーティサイク
ルクロックであり、それはシステムバス１４１の物理的
寸法及び負荷に依存している。

図示した如く、命令の転送は命令キャッシュＭＭＵ１２
０からプロセサ１１０へ行われる。デー夕転送はデータ
キャッシュＭＭＵ　１３０とプロセサ１１０との間で双
方向性である。命令キャッシュＭＭＵ　１２０とメイン
メモリ１４０との間のインターフェースは、命令キャッ
シュＭＭＵ１２０のメモリ管理ユニットに応答してメイ
ンメモリ１４０から命令キャッシュＭＭＵ１２０への命
令である。これは、ＩＣＡＣＨＥ−ＭＭＵ１２０のキャ
ッシュメモリ内に存在していない命令が要求される場合
に、発生する。データキャッシュＭＭＵ１３０とメイン
メモリ１４０との間のデータ転送は双方向性である。命
令キャッシュＭＭＵ　１２０及びデータキャッシュＭＭ
Ｕ１３０のメモリ管理ユニットは、全てのメモリ管理、
保護、及び仮想アドレスから物理的アドレスへの変換を
行う。

図示した如く、プロセサ１１０は仮想アドレス出力を与
え、それはメインメモリ内の対応する物理的アドレスと
連合的にマツプした関係を持っている。命令及びデータ
キャッシュＭＭＵ　１２０及び１３０の夫々のメモリ管
理ユニットは、メモリ管理ユニットが夫々の仮想的にア
ドレスした位置に対して連合的にマツプしたデジタル情
報の夫々の出力を選択的に与える様に、プロセサ１１０
の命令及びデータインターフェースからの夫々の仮想ア
ドレス出力に応答する。アドレスされた位置に対して要
求された情報が夫々のキャッシュＭＭＵメモリ１２０及
び１３０内にストアされない場合（即ち、キャッシュミ
ス乃至はキャッシュはずれ）には、キャッシュＭＭＵの
夫々のメモリ管理ユニットはメインメモリ１４０へ出力
する為に変換された物理的アドレスを与える。その後に
、対応する情報がメインメモリ１４０から夫々の命令キ
ャッシュＭＭＵ　１２０又はデータキャッシュＭＭＵ１
３０へ又はそこから、且つ必要に応じてプロセサ１１０
へ供給される。

ここで説明する如く、第１図のシステムは、中央処理装
置１１０を有しており、それは好適実施例においては単
一チップマイクロプロセサであり、その中に内蔵されて
いる別々の命令キャッシュＭＭＵ及びデータキャッシュ
ＭＭＵバスインターフェースを持っている。ＣＰＵＩ　
１０は、別の命令バス１２１を介して、命令キャッシュ
ＭＭＵ１２０へ接続する。命令バス１２１は非常に高速
のバスであり、それは、前述した如く、ブランチ及びコ
ンチクストスイッチの期間中を除いて、プロセサの関与
無しに命令のストリーム即ち命令列を与える。命令バス
１２１は、非常に高速の命令通信を与え、且つ命令キャ
ッシュＭＭＵ　１２０からプロセサ１１０へ非常に高速
で命令を通信する為の手段を与える。プロセサ１１０は
又別の独立した高速データバス１３１を介してデータキ
ャッシュＭＭＵへ接続されている。データバス１３１は
、プロセサ１１０とデータキャッシュＭＭＵ１３０との
間でデータの非常に高速な双方向通信を与える。

これら２つの別箇のキャッシュインターフェースバス、
命令バス１２１、及びデータバス１３１は各々複数個の
信号を有している。第４図及び第５図に１実施例に対し
て示した如べ、データキャッシュバス１３１、命令キャ
ッシュバス１２１上の信号は以下の通りである。

傘傘傘ｙ’　−’ｉ？ｒヤツシュバス申申傘ＡＤＦ　＜
３１　：　Ｏ＞　　：　　アドレス／データバスこれら
のラインは双方向性であり且つアドレス／データマルチ
プレラス動作されるバスを与える。

ＣＰＵが１クロツクサイクルに対するメモリ参照の為に
これらのライン上にアドレスを与える。ストア動作と共
に、該アドレスにデータが続く、ロード又はＴＡＳ動作
と共に、アドレスサイクルの後これらのパスラインはア
イドル（フローティング）状態となり、従ってこれらの
ラインはデータキャッシュＭＭＵからデータを受け取る
準備がなされる１次いで、データキャッシュはロード又
はＴＡＳ動作の為に該ライン上にアドレスされたデータ
を与える。

ＭＰＵ０　　　：　　３３％１３０．　Ｘ−パーバイザ
モードＭＰＫ　　　　：ＳＳυ２９．保護キーＭＰＵ０
Ｕ　　：　　５ＳＷ２８．　スーパーバイザモード上で
ユーザのデータ空間 を選択 ＭＰＫＵ　　　：　　５ＳＶ２７．スーパーバイザモー
ド上でユーザのデータ空間 の保護キー ＭＰＭ　　　　：　　５Ｓ１１２６．仮想マツプこれら
の信号はＣＰＵ内でのシステムステータスワード（ＳＳ
Ｗ＜３０：２６＞）を表しており。

且つＤキャッシュ及びエキャッシュの両方へ供給される
。

ＦＣ＜３　：　Ｏ＞　　機能コード／トラップコードア
ドレスサイクルにおける１クロツクサイクルに対して、
ＣＰＵがＦＣ＜３　：　Ｏ＞ライン上に５゛データ転送
のタイプ″を与える。Ｄ−ＣＡＣＨＥ、又はＩ−ＣＡＣ
ＨＥは、ＴＳＴＢと共に異常動作に関する″トラップの
タイプ″を返送する。

転送タイプ ＡＳＦアクティブの場合） ＦＣ（３２１０＞ ｏｏｏｏ　　　単一ワードモードをロード０００１　　
二重ワードモードをロード００１０　　バイトをロード ００１１　　半ワードをロード ０１００　　テスト及びセット １ｘｏｏ　　　単一ワードをストア １ｘ０１　　二重ワードをストア １ｘ１ｏ　　バイトをストア １ｘ１１　　半ワードをストア Ｄ−ＣＡＣＨＥはＦＣ上にＴＲＡＰコードを与えてＣＰ
Ｕに応答する。

トラップコード （Ｔ　Ｓ　Ｔ　Ｂアクティブにの場合）ＦＣ＜３２１０
＞ ｘｏｏ。

Ｘ０ＯＩ　　　メモＩＪｚ５−　（ＭＳＢＥ）Ｘ０１０
　　メモリエラー（ＭＤＢＥ）ｘｉｏ。

Ｘｌ０Ｉ　　　ページ障害 ｘｌｌｏ　　保護障害（ＲＥＡＤ） ｘｌｌｌ　　保護障害（ＷＲＩＴＥ） ＡＳＦ　　：　　アドレス　ストローブＡＳＦはＣＰＵ
によって活性化即ちアクティブとされ、′アドレス′及
び′データ転送のタイプ′がＡＤＦ　＜３１　：　１０
＞及びＦＣ＜３　：　Ｏ＞ライン上で夫々有効であるこ
とを表す。ＡＳＦは、アドレスがＡＤＦバス上に乗るよ
りも半クロックサイクル早くアクティブとなる。

Ｒ８Ｐ　　：　　応答信号 ロード動作と共に、Ｒ５Ｐ信号がＤ−ＣＡＣＨＥによっ
て活性化され、データがＡＤＦバス上でレディであるこ
とを表す。Ｒ８ＰはＡＤＦバス上のデータと同じタイミ
ングである。Ｄ−ＣＡＣＨＥはロード動作と共にデータ
をＣＰＵへ送り、且つストア動作と共にＣＰＵからのデ
ータを受け付ける。

ストア動作と共に、データキャッシュＭＭＵが次の動作
を受け付ける準備がなされてレディであるとＲ８Ｐは活
性化される。二重ロードと共に、各データパーセル転送
と共にＲ８Ｐが返送される。

二重ストアと共に、第２のデータパーセルが受け付けら
れた後に１つのＲ８Ｐのみが返送される。

ＴＳＴＢ　　：　　ＴＲＡＰストローブＦＣ（２：　Ｏ
＞に関するトラップコードと共に、ＴＳＴＢがＤ−ＣＡ
ＣＨＥによって送り出され、動作が異常事態により終了
され且つＴＲＡＰコードがＦＣ＜２　：　Ｏ＞ライン上
で得られることを表す、既に訂正されたエラー（ＭＳＢ
Ｅ）に基づき、ＴＳＴＢの次に２クロック期間の後にＲ
５Ｐが続き、一方何れかのＦＡＵＬＴ　（障害）又は訂
正不能のＥＲＲＯＲ（ＭＤＢＥ）に基づいて、ＴＳＴＢ
のみが送り出される。

ｎＤＡＴＡ　　：　　Ｄ−ＣＡＣＨＥ このラインが低であると、データキャッシュＭＭＵチッ
プがＤＡＴＡキャッシュバスへ接続されていることを表
す。

＊＊＊ｌＮ５Ｔ　　バス傘傘嘲 ＩＡＤＦ　＜３１　：　Ｏ＞　　：　　アドレス／命令
バスこれらのラインは双方向性であり、且つアドレス／
命令マルチプレウス動作されるバスを形成する。ＣＰＵ
は、それがブランチ、リターン、スーパーバイザコール
、等のプログラムの流れを変える場合、又はそれが５Ｓ
Ｗ（３０：２６＞値を変える場合に、これらのライン上
の仮想又は実際のアドレスを送り出す、命令キャッシュ
ＭＭＵはこれらのライン上で命令を返送する。

ＭＰＵ０．ＭＰＫ、ＭＰＵ０Ｕ、ＭＰＭ　　　：（これ
らのラインのＤＡＴＡキャッシュバス説明を参照） Ｉ　ＦＣ＜３　：　Ｏ＞　　：　　機能コード／応答コ
ードＩ−ＣＡＣＨＥはＦＣライン上にＴＲＡＰコードを
与えてＣＰＵに応答する。

ＩＦＣ（ＩＴＳＴＢアクティブにおいて）ｘｏｏ。

ｘＯｏｌ　　メモリエラー（ＭＳＢＥ）ＸＯ１０メモＩ
Ｊ−１ｃ、ラ−（ＭＤＢＥ）ＯＩＩ ｘｌｏｌ　　ページ障害 ｘｌｌｏ　　保護障害（実行） １ＡＳＦ　　：　　アドレス　ストローブＩＡＳＦはＣ
ＰＵによって活性化され、アドレスがＩＡＤＦ　＜３１
　：　０＞ライン上で有効であることを表す。ＩＡＳＦ
は、アドレスがＩＡＤＦバス上に乗るよりも半クロツク
サイクル前にアクティブとなる。

ｌ５ＥＮＤ　　：　　命令送れ（即ち、キャッシュ前進
信号） ＩＳＥＮＤはＣＰＵによって活性化され、ＣＰＵが次の
命令を受け付ける為の準備がなされていること（例えば
、ＣＰＵ内の命令バッファが満杯でない）を表す。

Ｒ８Ｐの後端において、命令バッファが満杯であると、
ｌ５ＥＮＤはオフでなければならず、そうでないと、次
の命令が命令キャッシュＭＭＵから送られる０例えばブ
ランチ時に、新しいアドレスが発生されると、ＩＡＳＦ
がアークティブとなる少なくとも１クロツクサイクル前
にＩ　５ＥＮＤはオフでなければならない。

ＩＲ８Ｐ　　：　　応答信号 ＩＲ，ＳＰはＩ−ＣＡＣＨＥによって活性化され。

命令がＩＡＤＦ　＜３１　：　Ｏ＞ライン上でレディで
あることを表す、ＩＲ５Ｐはバス上のデータと同じタイ
ミングである。

ＩＴＳＴＢ　　：　　ＴＲＡＰストローブこれはＩ−Ｃ
ＡＣＨＥによって活性化され、キャッシュが異常事態に
よってその動作を終了させ、且つＴＲＡＰコードがＩ　
ＦＣ＜３　：　Ｏ＞ライン上で得られることを表す、既
に訂正されたエラー（ＭＳＢＥ）に基づき、２クロック
期間後にＴＳＴＢがＲ８Ｐに続き、一方ＦＡＵＬＴ又は
訂正不能のエラー（ＭＤＢＥ）の場合には、ＴＳＴＢの
みが送り出され且つアクティブとなる。

ｌＮ５Ｔ　　：　　Ｉ−ＣＡＣＨＥ このラインが高であると、キャッシュがｌＮ５Ｔキヤツ
シユバスへ接続される。

命令キャッシュＭＭＵ　１２０及びデータキャッシュＭ
ＭＵ　１３０の各々はシステムバス１４１へ接続する為
の第２バスインターフエースを持っている。システムバ
ス１４１は、それに接続されている全ての要素の間で情
報を通信する。システムバス出力１６０のバスクロック
信号ＢＣＬＫは、システムバス１４１に接続されている
要素間の転送の同期を与える。

第６図に示した如く、命令キャッシュＭＭＵＩ２０及び
データキャッシュＭＭＵ　１３０からのシステムバス出
力は、共通中間バス１３３へ接続されており、それはＴ
ＴＬドライバ／バッファ回路１３５へ接続してシステム
バス１４１への及びそれからのインターフェースをバッ
ファすると共に駆動する。このことは、命令キャッシュ
ＭＭＵ　１２０及びデータキャッシュＭＭＵ１３０の各
々がモノリシックの単一チップ集積回路である場合、及
びモノリシック集積回路をバスインターフェース危険か
ら保護する為にバスドライバ／レシーバをモノリシック
集積回路から分離することが所望される場合に、特に有
用である。以下のバス信号がバスドライバ／レシーバ動
作を調節する。

ＤＩＲｏｕｔ　　：　　ＡＤババス方向が外側。

この信号は、ＡＤラインのオフチップドライバーレシー
バを制御する為に使用される。ＡＤＤＲＥＳＳの発生と
共に且つＤＡＴＡを書込モードで送り出すと共に、マス
タキャッシュがこ信号を活性化させる。読取モードでＤ
ＡＴＡを送り出すと共に、スレーブキャッシュがこの信
号を活性化させる。

ＩＣＡ／　　：　　Ｉ−ＣＡＣＨＥアクセスｎＩＣＡは
、データ及び命令キャッシュとｃＰＵによってのみ使用
される。この信号は、Ｉ　−ＣＡＣＨＥ内のＩＯ空間を
アクセスする為に、対とされているＩ−ＣＡＣＨＥへＤ
−ＣＡＣＨＥから送られる。システムバスからメモリマ
ツプされた１０アクセスの到達と共に、Ｉ−ＣＡＣＨＥ
はそれはｎＩＣＡがアクティブである場合にのみ工０コ
マンドとして受け付ける。従って、キャッシュは工０コ
マンドを対とされたＣＰＵからのみ受け付ける。

システムバス１４１の同期動作は、サンプルされる時に
信号変化が発生しない限り、上述したシステム環境にお
いて可能とされる。この動作を実現する為には２つのタ
イミングが基本であり、その１つはバス上に信号を発生
することであり、その他方はサンプリングして信号を検
出することである。これらの２つのタイミングは、バス
クロックＢＣＬＫから発生されねばならず、そのクロッ
クはマスタクロックＭＣＬＫと特定の位相関係にあり、
内部論理動作と特定の関係を維持する。これらのタイミ
ングは、バス上において互いに小さなスキュー即ち歪を
持っており、次式を満足するものでなければならない。

Ｔｇ−ｓ　　）　　Ｔｐｒｏ　　＋　　Ｔｓｋここで、
Ｔ　ｇ−ｓは信号発生タイミングから信号サンプリング
タイミングへの期間であり、Ｔｐｒｏは信号の最大伝播
遅れ時間であり、Ｔｓｋはパスクロックのスキューであ
る。

システムバスの物理的条件が上式を満足するものではな
い場合、信号はサンプリングタイミングに関して非同期
的に到着する。この場合、外部非同期信号を同期させる
為にバスインターフェース内にシンクロナイザが必要で
ある。非同期動作はバスの物理的寸法又はどの様な種類
のタイミング遅れをも制限するものではないが、″同期
障害″の可能性を除去することが極端に困難であるとい
う重大な欠点が存在する。非同期方法の別の欠点は、非
同期方法において必然的に必要とされるハンドシェイク
プロトコールに起因する速度上の制限である。このこと
は、マルチデータ転送モードにおいて特に非効率的であ
る。ハンドシェーク手法は、１つのソースと１つ又はそ
れ以上のデスティネーションとの間での相互通信の有用
な方法であり、且つこれはデータ転送動作の安全な方法
であるが、タイミングプロトコールが速度を制限し且つ
非常に高速のバス動作においては屡々不満足なことがあ
る。更に、非同期バスはノイズにも敏感である。

好適実施例においては、システムバス１４１は１つのク
ロック：　ＢＣＬＫを持っている。ＭＣＬＫはＣＰＵｌ
ｌ０とキャッシュ１２０及び１３０の内部論理動作の為
に使用され、且つＢＣＬＫは上述した如くバス動作の同
期タイミングを発生する為に使用される。

システムバスは、ハンドシェーク及び非ハンドシェーク
方法の適合性の組合せを与えることが可能である。

好適実施例においては、システムバス１４１は高速の同
期バスでマルチプルマスタ機能を具備している。各潜在
的なマスクは、コントロールライン即ち制御線１１１を
介してプロセサ１１０へ接続されているインタラブドコ
ントローラ１７０へ接続される別々のインタラブドライ
ンを持つことが可能である。システムバス１４１はマル
チプレクス動作されるデータ／アドレス経路を持ってお
り且つ単−又は複数ワードブロック転送を可能とする。

該バスは効率的なＣＰＵ−キャッシュ動作を可能とする
為に最適化されている。それは明示的な読取／修正／書
込サイクルを持つものではないが、バスを解放すること
無しに読取次いで書込サイクルを行うことによってこの
ことを実行する。

第１図の実施例の例示として、本システムは単一のＣＰ
ＵＩ　１０と、８人力固定優先バスアービタ１８０と、
インタラブドコントロ、−ラ１７０とを有している。全
ての信号はクロックの端部で発生され且つサンプルされ
、且つ次のクロック端部の前に少なくともセットアツプ
時間の間安定であり且つ中間回路動作を回避する為にク
ロック端部の後少なくとも保持時間の間一定に保持され
るべきである。これは、バス遅延に制限が課されるべき
であることを意味しており、それはバス長さ及びローデ
ィングを制限する。

システムバス１４１は複数個の信号を有している０例え
ば、第５図に示した如く、１実施例の場合、システムバ
ス１４１は以下の信号を有することが可能であり、′／
′″は低の場合に真を表す信号を示している。

ＡＤ　＜３１　：　Ｏ＞　　：　　アドレス／データバ
スこれはマルチプレクス動作されるアドレス／データバ
スである。有効なバスサイクルの間、バスの権利を持っ
たバスマスタはバス上にアドレスを与える。次いで、そ
のバスマスタは書込の為にバス上にデータを与えるか、
又はそのＡＤババス力を高インピーダンス状態へ３状態
（フロート）とさせて読取の間にデータを受け取る準備
をする。

ＣＴ＜３：Ｏ＞　　：　　ＣｙｃｌａＴｙｐｅＣＴ　＜
３　：　２）はバス上のマスクのタイプ及び読取又は書
込サイクルが行われているか否かを表す。

００　　　ＣＰＵ書込（ＣＰ　Ｕ型装置により書込の送
出） ０１　　　ＣＰＵ読取（ＣＰＵ型装置により読取の送出
） １０　　　ＩＯ書込（ＩＯＰ型装置により書込の送出） １１　　ＩＯ読取（ＩＯＰ型装置により読取の送出） ＣＴ　（１：　Ｏ）はサイクル中に転送されるべきワー
ド数を表す。

ＣＴ　＜１　：　Ｏ＞ ００　　単一ワード転送 ０１　　カッド語転送 １０　１６ワード転送 １１　　グローバルＣＡＭＭＵ書込 ＭＳ　＜４　：　Ｏ＞　　：　　システムメモリ空間ビ
ットシステムＭＳビットは、現在のアクセスが発生する
メモリ空間及びキャッシュが内部サイクルを行うことを
表すコードを特定する。そのサイクルは、キャッシュエ
ントリをアップデートするか。

又はキャッシュが一層最近のデータのコピーを持ってい
る場合には、水システムパスへデータを供給するかの何
れかの為に必要とされる。

ＭＳ　　：　　４３２ ｏｏｏ　　メインメモリ、専有空間。

キャッシュ可能ライトスルー （ｗｒｉｔｅ　ｔｈｒｏｕｇｈ）。

００１　メインメモリ、共有空間。

キャッシュ可能ライトスルー。

０１０　　メインメモリ、専有空間。

キャッシュ可能コピーバック。

０１１　メインメモリ、共有空間。

キャッシュ不能。

ＩＸＯメモリマツブトＩＯ空間。

キャッシュ不能。

１ｘ１　ブートローダ空間。

キャッシュ不能。

キャッシュＭＭＵ及びメモリマツブト空間内の装置の間
の転送は単−又は部分的ワードのみによる。

該転送がメモリマツブトＩＯ空間へのものである場合、
それは単一サイクル型のも、の、即ちＣＴ（１：　Ｏ）
は（００）であり１次いで下位の２つのＭＳビットは参
照されたデータの寸法を表す。

ＭＳ（１：０） ＯＸ　　　全体ワード転送 １０　　バイト転送 １１　　１／２ワード転送 転送されるバイト又は半ワードは、データのアドレスに
よって指摘されているバスビット上に現れねばならない
０例えば、アドレスＦＦ０３（ＨＥＸ）へのバイトアド
レスの間、所望のデータはワードの第３バイトであるバ
ス信号ＡＤ＜２３：１６〉上に現れねばならない。

キャッシュ１２０又は１３０が共有書込（即ち、メイン
メモリ１４０内の共有空間内への書込）又はシステムバ
スからのＩＯ書込によってアクセスされると、適宜のキ
ャッシュ内のヒツトラインは無効とされねばならない、
キャッシュがシステムバスからのＩＯ読取によってアク
セスされると、キャッシュ内の整合されたよごれたデー
タは送り出されねばならない。

マスクはスレーブに対して、スレーブが応答することの
可能なサイクルのタイプを送出せねばならず、そうでな
いとバスはタイムアウトとなる。

ＡＣ／　　：　　ＡｃｔｉｖｅＣｙｃｌｅこれは現在の
バスマスタによって起され、バスサイクルがアクティブ
であることを表す。

ＲＤＹ／　　：　　ＲｅａＤＹ ＥＤＹ／は、所要のバス動作を完了する準備がなされ且
つ入手可能なデータを取ったか又は読取データをバス上
に与えたかの何れかの場合に、アドレスされたスレーブ
によって送出される。ＲＤＹ／はＣＢＳＹ／が不活性状
態となる迄はアサート即ち起生されない、長いアクセス
時間を許容する為に、複数ワードアクセスサイクルに関
しての転送の間はＲＤＹ／を否定されることが可能であ
る。複数ワード読取書込サイクルの間、ＲｅａＤＹ／は
、転送の最初のワードが除去される２クロツク前にアサ
ートされねばならない６次のデータが遅延されるべき時
には、ＲｅａＤＹ／はそれがアサートされた後のクロッ
クで否定されねばならない、この信号は、スレーブとし
て機能することの可能な装置間の“ワイヤードＯＲ”さ
れたものである。

ＣＢＳＹ／　　：　　ＣａｃｈａＢＵＳＹＣＢＳＹ／は
、バスアクセスに起因して、内部サイクルを実行してい
る時にキャッシュによって送出される。バス及びアドレ
スされたスレーブの現在のコントローラは、ＣＢＳＹが
偽（ｆａｌｓｅ）になる迄そのサイクルを完了してはな
らないにの信号はキャッシュ間で“ワイヤーＯＲ”され
ている、ＣＢＳＹ／ラインは、動作が終った後にのみ解
放される。専有書込モードの場合、各スレーブキャッシ
ュはそのＣＢＳＹ／信号を高インピーダンス状態に維持
する。

Ｍ　Ｓ　Ｂ　Ｅ　／　　：　　ＭａｍｏｒｙＳｉｎｇｌ
ｅＢｉｔＥｒｒｏｒこれは、単一ビットメモリエラーを
検知し且つ訂正した後にメインメモリ１４０によって送
出される。これは、エラーのデータがバス上で真（ｔｒ
ｕθ）の時にのみ真となる（即ち、４ワード転送の３番
目のワードがこのサイクルにおいて訂正した読取エラー
を持っていると、該３番目のワードがバス上でアクティ
ブである時間中、（ＭＭＢＥ）は真である。）。

Ｍ　Ｍ　Ｂ　　Ｅ　／　　　　：　　　　Ｍｅｍｏｒｙ
ＭｕｌｔｉｐｌｅＢｉｔＥｒｒｏｒこれは、それが訂正
不能のメモリエラーを検知するとメインメモリによって
送出される。これは、エラーのデータがバス上で真の場
合のみ真となる（即ち、４ワード転送の３番目のワード
がこのサイクルにおいて訂正不能の読取エラーを持って
いと、該３番目のワードがバス上でアクティブの時間中
、ＭＭＢＥは真となる。）。

ＢＥＲＲ／　　：　　ＢｕｓＥＲＲｏｒこれは、それが
バスタイムアウト状態を検知するか又はバスパリティエ
ラーが検知された後に、バス調整論理によって送出され
る。信号タイムアウトタイミングはＢｕｓＧｒａｎｔの
期間である。

Ｐ　＜３　：　Ｏ＞　　：　　パリティビット３乃至０
これらは、ＡＤ　＜３１　：　Ｏ＞バス上の４バイト用
の４つのパリティビットである。アドレス及びデータの
両方が全てのサイクルでパリティをチェックする。

ＰＥＲＲ／　　：　　Ｐａｒｉｔｙ　　ＥＲＲｏｒこれ
は、各装置のパリティ検査回路によって駆動されるオー
プンコレクタ信号である。それは。

パリティエラーがアドレス又はデータの何れかにおいて
検出されるとアサート即ち起生される。それは、バス調
整論理１８０によってラッチされ。

それはバスエラーシーケンスを発生する。

ＢＲＸ　　：　　ＢｕｓＲｅｑｕｅｓｔこれは装置Ｘか
らバスアービタ１８０へのバス要求信号である。

ＢＧＸ　　：　　ＢｕｓＧｒａｎｔ これはバスアービタ１８０から装［Ｘへのバス許可信号
である。

ＬＯＣＫ　　： これは、読取／修正／書込サイクルの間に発生される。

それはＣＴ及びＭＳ信号と同じタイミングを持っている
。

ＭＣＬＫ　　：　　マスタクロック マスタクロックＭＣＬＫは１個又は複数個のＣＰＵｌｌ
０及びキャッシュ１２０及び１３０へ送られる。

ＢＣＬＫ　　：　　ＢｕｓＣｌｏａｋ これはシステムのバスクロックである。全ての信号はそ
の上昇端部で発生され且つ検知される。

ＲＥＳＥＴ／　　： これはシステムのマスタリセット信号である。

それは多数のバスクロックサイクルに対してアサートさ
れる。

ＲＡＴＥ　　：　　ＢＣＬＫ／ＭＣＬＫ　　ｒａｔｅＬ
ｏｗ　　：　　ＢＣＬＫはＭＣＬＫ　（例えば、６゜ｎ
ｓ）の１７２の周波数を持つ。

Ｈｉｇｈ：　　ＢＣＬＫはＭＣＬＫ　（例えば、　１２
０ｎ８）の１７４の周波数を持つ。

１実施例においては、システムアーキテクチャ−はマル
チプル即ち複数のキャッシュメモリ、マルチプルのプロ
セサ、及びＩＯプロセサを有している。この実施例にお
いては、それがストアされており及び／又は使用される
全ての個所において同一のデータを同じ値に維持する上
での問題がある。この問題を緩和する為に、キャッシュ
メモリはシステムバスをモニタし、各サイクルを検査し
てそれが本システム内のデータの一貫性に影響を与える
ことが可能なタイプのものであるか否かを判別する。そ
の結果が肯定である場合、キャッシュは内部サイクルを
実行して、それはそのデータをパージせねばならないか
又はバス上のアドレスされた装置からの代りにキャッシ
ュからシステムバスヘデータを供給せねばならないかを
決定する。

キャッシュがこのことを決定する間、それはＣａｃｈｅ
ＢｕｓＹ／をアサートする。それがサイクルを終了する
と、それはＣａｃｈｅＢｕＳＹ／を否定とする。それが
データを持っていると、それはそれをバス上に与え且つ
ＲｅａＤＹ／をアサートする。

キャッシュをして内部サイクルを実施させるバスサイク
ルは以下の通りである。

１、専有メモリ空間に対する工０読取（工○Ｒ）。

これはキャッシュがデータを供給することを許容し、そ
れは修正されている場合もあるがメモリに未だ書込され
ていないｓｅａ■ｏｒｙｓｐａｃｅ：Ｉ　−トＬｔ　（
０１０ｘｘ）である、即ち、メモリ空間はメインメモリ
であり、且つ所要のデータは専有メモリ区域内にコピー
バックモードでキャッシュされる。

プログラミングエラーに起因して、１６ワードサイクル
がキャッシュ可能であると宣言され且つキャツシュヒツ
ト即ちキャッシュ当りが発生すると、該キャッシュは最
初の４ワードを正確に供給し且つ次いで残りの１２ワー
ドへ転送された４番目のワードの値を供給する。

２、　１．４．又は１６ワードのＩＯ書込サイクル（Ｉ
ＯＷ）、これは、キャッシュがそれ（それら）が有して
いるメモリ内で変化されるべき何れのデータも無効化す
ることを許容する。ＭｅｍｏｒｙＳρａｃｅコードは＜
ＯＯ１ｘ　ｘ）、＜０ＯＩＸＸ＞、及び＜０１０ｘｘ＞
である。即ち、キャッシュされた全ての整合データをパ
ージする。

３、　単−及び４ワードＣＰＵの共用メモリへの書込。

これは、その他のキャッシュが、メモリ内で変化されて
いるそれらが収容している全てのデータを無効化させる
ことを可能とする。　ＭｅｍｏｒｙＳｐａｃｅコードは
＜０Ｏ１ｘｘ＞である。即ち、何れの整合即ちマツチン
グデータもキャッシュ可能であり共用メモリ区域内にあ
る。

４、　キャッシュメモリ管理ユニット（ＧＡＭＭＵ）制
御レジスタへのグローバル書込。マルチプルＣＰＵシス
テムにおいて、例えばマルチプルキャッシュ対とを具備
、ＣＢＳＹラインをモニタし且つグローバルモードでＣ
ＢＳＹがオフしている場合にＲＤＹ信号を送出する為に
付加的な装置が必要とされる。

５、　データキャッシュメモリ管−環ユニット（ＤＣＡ
ＭＭＵ）からそのコンパニオンの命令キャッシュメモリ
管理ユニット（ＩＣＡＭＭＵ）へのアクセス。

以下の説明は、システムバスを横断して成功裡にデータ
を転送する為に続いて行われるべきバス転送要求の例示
的要約である。ソフトウェア上の約束ごとに起因するそ
の他の制限も必要になる場合がある。

（１）　　Ｂ　ＣＬ　Ｋの上昇端部で全ての活動が発生
する。

（２）全ての信号は全ての適宜のセットアツプ及び保持
時間に適合せねばならない。

（３）マスクはスレーブが実行可能なサイクルのみをス
レーブへ送出せねばならない。これらのものは以下の通
りである。

（ｉ）ＭＭＩＯ及びブート（Ｂｏｏｔ）アクセスは単一
サイクルのみである。

（ｉｉ）　　メモリへの１６ワード転送はＩＯタイプサ
イクルとして送出することが出来るだけである。

（４）　　キャッシュ可能サイクルの間、バススレーブ
は、ＣａｃｈｅＢｕＳＹ／が否定される迄、ＲｅａＤＹ
／を送出してはならない。キャッシュ不能サイクルの間
、アドレスされたスレーブはＣａｃｈｅＢｕｓＹ／の為
にテストする必要はない。

ＣａｃｈｅＢｕＳＹ／が否定された時にＲａ　ａ　ＤＹ
／がアサートされると、本メモリシステムはそのサイク
ルをアボート即ち中断せねばならない。

典型的なシステムバス１４１サイクルは、バスアービタ
１８０へのＢ　ｕ　ｓ　Ｒｅ　ｑ　ｕ　ｅ　ｓ　ｔをア
サートすることによって装置がバスの支配を要求する時
に開始する。成る時間後に、アービタ１８０はＢ　ｕ　
ｓ　Ｇ　ｒ　ａ　ｎ　ｔを送り返し、要求する装置がバ
スを使用することが可能であることを表す。次のクロッ
クで、その装置はＡ　ｃ　ｔ　ｉ　ｖ　ｅ　Ｃｙ　ｃ　
ｌｅ　／　、バスアドレス、バスＣｙｃｌａＴｙｐｅ＋
及びバスＭｅｍｏｒｙＳｐａｃｅコードをアサートする
。バスアドレスは２個のＢＣＬＫの後に除去される。そ
のサイクルが書込であると、データはＡｄｄｒｅｓｓＤ
ａｔａライン上でアサートされる。それが読取サイクル
であると、ＡｄｄｒｅｓｓＤａｔａラインは３状態であ
り、データがそれらの上に与えられることを予期する。

次いで、以下の１つが発生する。

１）　該サイクルがキャッシュ内部アクセスを包含する
と、キャッシュは、それがその内部動作を完了する迄、
ＣａｃｈｅＢｕＳＹ／をアサートするｓ　ＣａｃｈｅＢ
ｕＳＹ／がアサートされルトメインメモリがそのサイク
ルを完了することを禁止する。ここで、幾つかの発生す
ることの可能なシーケンスが存在する。

ｉ）該サイクルが専有メモリへのＩＯ読取であり且つキ
ャッシュが最も最近のデータを持っている場合、該キャ
ッシュは同時的に該データをシステムバス１４１上に与
え、ＲｅａＤＹ／をアサートし且つＣａｃｈｅＢｕＳＹ
／を否定する。ＲｅａＤＹ／が真になることは、それが
現在のサイクルをアボートすることをメモリ１４０へ表
す。

ｉｉ）該サイクルが工０書込又は共用メモリへの書込で
ある場合、メモリ１４０はＣａｃｈｅＢｕＳＹ／が否定
され且っＲｅａＤＹ／がアサートされるのを待つ。

１ｉｉ）　　該サイクルがメインメモリ１４０内の専有
メモリへのＩＯ読取であり、且つキャッシュがデータを
持っていない場合、ＣａｃｈａＢｕＳＹ／は究極的に否
定される。このことは、メモリ１４０がバス１４１上の
データをアサートし且つＲｅａＤＹ／をアサートするこ
とを可能とする。

２）該サイクルがキャッシュアクセスを包含しない場合
、ＣａｃｈｅＢｕＳＹ／はモニタする必要は無い。

ＲｅａＤＹ／が真になることは、該データが成功裡に転
送されたことをマスクに知らせる。単一ワードアクセス
の場合、それはサイクルが終端であることを表す。Ｒａ
ａＤＹ／は、ＡｃｔｉｖｅＣｙ　ｃ　ｌ　ａ／後の１個
のＢＣＬＫが落とされる迄真のままである。それが読取
サイクルの場合、データは、ＡｃｔｉｖａＣｙｃｌｅ／
よりも１個のＢＣＬＫ長く真のままである。書込サイク
ルの場合、データはＡｃ　ｔ　ｉ　ｖ　ｅｃｙ　ｃ−１
ｅ／と共に落とされる。ＢｕｓＲｅｑｕｅｓｔ、Ｍｅｍ
ｏｒｙＳｐａｃｅ、及びＣｙ　ｃ　ｌ　ｅ　Ｔ　ｙ　ｐ
　ａもＡ　ｃ　ｔ　１ｖｅｃｙｃｌｅ／と共に落とされ
る。Ｂ　ｕ　ｓ　Ｒ５ｑｕｅｓｔが偽となることは、バ
スアービタ１８０により次のＢＣＬＫ″ｔ”ＢｕｓＧｒ
ａｎｔと落とさせ、そのサイクルを終了させる。Ｒｅａ
ＤＹ／はＢｕｓＧｒａｎｔと共に落とされる。該サイク
ルがマルチワード型であると、ＲｅａＤＹ／が真になる
ことは、その後も転送が行われることを表す、マルチプ
ルワードサイクルの最後の転送は。

対応する単一ワードサイクルのものと同一である様に見
える。

読取／修正／書込サイクルは１両者間にバス調整が発生
することの無い、読取及び書込サイクルである。読取デ
ータはＢＣＬＫ端部乃至はエツジと同時か又はその前に
除去されねばならず、該エツジにおいて次のＡｃｔｉｖ
ｅＣｙｃｌθ／がアサートされる。

ＢｕｓＥｒｒｏｒ即ちＢＥＲＲ信号が与えられて、何等
かのバス障害状態の後にシステムバス１４１が秩序正し
くクリアされることを可能とする。

最長サイクルの長さは既知（例えば、１６ワード読取又
は書込）であるから、充分な保護を与える為にはＢｕｓ
Ｇｒａｎｔをタイムアウトさせることが必要とされるに
過ぎない、マスタの場合に、装置がＢｕｓＥＲＲｏｒを
検知すると、それは直ぐにそのサイクルをアボートし、
ＢｕｓＲｅｑｕｅｓｔを落とし、且つバスをオフさせる
。ＢｕｓＥＲＲｏｒが落とされると、ＢｕｇＧｒａｎｔ
は現在のマスクに落とされる。バス駆動論理はこの状態
を処理するべく設計されている。バスタイムアウトを起
した最後のサイクルの開始時に提供されたアドレスはバ
スコントローラ内のレジスタ内にストアされる。

Ｐａｒｉｔｙ　　ＥＲＲｏｒ／が真になるとＢＥＲＲも
発生される。タイムアウトとＰｒ１ｔｙＥＲＲｏ　ｒの
両方が同時に真になると、タイムアウトが手順を踏む。

図示した如く、メインメモリ１４０は、読取−書込メモ
リアレイエラー訂正及びドライバーレシーバ及びバスイ
ンターフェース回路を有しており。

それはメインメモリ１４０とシステムバス１４１との間
での転送用のバス接続及びインターフェースプロトコル
取り扱いを与える。メインメモリ１４０メモリエラー訂
正ユニツトは、メインメモリ１４０の記憶部から読取が
行われる場合に、エラー検知及び訂正を与える。エラー
訂正ユニットはメインメモリ１４０のメモリアレイ記憶
部へ接続され、且つシステムバス１４１を介してデータ
キャッシュＭＭＵ　１３０及び命令キャッシュＭＭＵ１
２０へ接続される。メモリ１４０から読み取られるデー
タはエラー検知訂正ユニットによってエラー訂正の為に
処理される。

プロセサ１１０は、上述した態様で、転送されるべきデ
ータの開始位置を表す様に命令キャッシュＭＭＵ　１２
０及びデータキャッシュＭＭＵ１３０へアドレスを与え
る。好適実施例において、このアドレス情報は仮想又は
論理アドレス形態で与えられ、それは連合マツピングを
介して、メインメモリ１４０内の実際の即ち物理的アド
レスに対応する。メインメモリ１４０は、システムバス
１４０を介して接続されて物理的アドレスに応答して、
メインメモリ１４０内のアドレス可能な位置からのデー
タの読取及び書込を与える。

命令キャッシュＭＭＵ１２０及びデータキャッシュＭＭ
Ｕ　１３０の非常に高速のメモリは、それらの夫々のア
ドレス可能な非常に高速のメモリからのマツプした連合
的態様でデジタル情報の選択的記憶及び出力を与える。

命令キャッシュＭＭＵ１２０は、主メインメモリ１４０
への選択的アクセスを管理する為のメモリ管理手段を有
しており、且つ仮想から物理的アドレスへのマツピング
及び変換を実行し、必要な場合に、システムバス１４１
へそこからメインメモリ１４０への物理的アドレス出力
を与える。データキャッシュＭＭＵ１３０は又、プロセ
サ１１０からの出力としての仮想アドレスに応答する非
常に高速のマツブトアドレス可能メモリを持っている。

命令キャッシュＭＭＵと同様な態様において、データキ
ャッシュＭＭＵ１３０は、メインメモリ１４０−への選
択的アクセスを管理する為のメモリ管理手段を持ってお
り。

該メモリ管理手段は、仮想から物理的アドレスマツピン
グ及び変換を包含しており、必要な場合に。

物理的アドレス出力をシステムバス１４１へ且つそこか
らプロセサ１１０からの仮想アドレス出力に応答して主
メモリ１４０へ与える。システムバスト４１は、メイン
メモリ１４０．命令キャッシュＭＭＵ　１２０、データ
キャッシュＭＭＵ１３０゜及びそれらに接続されており
それらの間でデジタル情報を通信するその他の要素に接
続されて高速通信を与える。

ＣＰＵｌｌ０は、２つの非常に高速のキャッシュバス、
命令キャッシュ／プロセサバス１２１及びデータキャッ
シュ／プロセサバス１３１を介して、２つのキャッシュ
ＭＭＵ　１２０及び１３０へ同時的にアクセスすること
が可能である。各キャッシュＭＭＵは、キャッシュＭＭ
ＵへのＣＰＵアクセスに“ミス”があると、システムバ
ス１４１にアクセスする。キャッシュＭＭＵは基本的に
ＣＰＵｌｌｏｊｇｆｉ時間とメインメモリ１４０アクセ
ス時間との間の速度差を除去している。

Ｉ１０インターフェース処理ユニット（ＩＯＰ）１５０
は、第１図に示した如く、１ｏアダプタ１５２、工０プ
ロセサユニット１５３、及び局所メモリＭＩＯ１５４を
有している。Ｉ１０インターフェース１５２は、システ
ムバス１４１及び外部Ｉ　／　Ｏハス１５１をインター
フェースし、後者に対して外部Ｉ１０装置が接続さ九て
いる。　Ｉ１０アダプタ１５２の異なったバージミンを
構成することが可能であり、例えばディスクやテープ等
の二次的記憶装置とインターフェースさせたり、又カス
タムのバスのみならずＶＭＥｂｕｓやＭＵＬＴＩｂｕｓ
等の異なった標準Ｉ１０バスとインターフェースさせる
ことも可能である。Ｉ１０プロセサユニット１５３は既
存の標準のマイクロプロセサの任意の種類のものとする
ことが可能であり。

又はカスタムのマイクロプロセサ又はランダムロジック
とすることが可能である。ディスク制御プログラムを有
するＩＯプログラムはＭＩＯ１５４内に存在することが
可能である。

システムバス１４１上のデータ転送モードはＣＴババス
介してＣＴコードによって定義される。

好適実施例においては、メインメモリ１４０（即ち、Ｍ
ｐ）へのデータキャッシュＭＭＵ　１３０のデータ転送
は、カッド語モード（即ち、１つのアドレスに４個の連
続するデータワードが続くもの）又は単一ワードモード
の何れかとすることが可能である。

Ｉ１０読取／書込動作はＩＯプロセサｌ０ＰＩ５０で開
始されるが、上述した単−及びカッドモードに加えて、
ブロックモードを宣言することが可能である。ブロック
モードは、システムバス１４１上で１６ワード連続デー
タ転送がデータ転送速度を増加させることを可能とする
。このことは。

通常、ＩＯ読取でページの１ライトスルー（全書込）′
を行う為にのみ使用される。ＩＯ書込で。

これは、′ライトスルー′又は゛コピーバック′ページ
の何れかを宣言することが可能である。工０Ｐ１５０が
メインメモリ１４０からｌ０Ｐ１５０へのデータ転送を
開始すると、メインメモリ１４０がコピーバック方法に
応答する代りに、キャッシュはＩＯＰ要求に応答せねば
ならない場合がある。何故ならば、最も最近に修正され
たデータを持っているのはメインメモリ１４０ではなく
データキャッシュ１３０の場合があるからである。

特別の制御信号がキャッシュ１２０，１３０へ、及びメ
インメモリ１４０（即ち、ＣＢＳＹ／及びＲＤＹ／信号
）へ供給される。

読取−修正−書込動作の場合、単一読取動作には１つの
バス要求サイクル内において単一ワード書込動作が続く
。

メインメモリ１４０はメモリ間バスに接続されている多
数基板のメモリを有することが可能である。メモリ間バ
スは、メインメモリアドレスバス及びメインメモリデー
タバスに分離される。上述した全てのデータ転送モード
がサポートされる。

ブートＲＯＭは特別のアドレス空間内に位置されており
且つ直接的にシステムバス１４１へ接続させることが可
能である。

第１図を再度参照すると、プロ゛セサ１１０は又インタ
ラブドベクトル及びコントロールライン１１１を介して
インタラブドコントローラ１７０へ接続して示されてい
る０図示した如きインタラブドコントローラ１７０は、
インタラブドライン１４５を介してメインメモリ１４０
へ接続されており、且つインタラブドライン１５５を介
してｌ０Ｐ１５０へ接続されており、且つインタラブド
ライン１６５を介してアレイプロセサ１７０へ接続され
ている。インタラブドコントロ、−ラ１７０は、インタ
ラブドライン１１１を介してプロセサ１１０へのインタ
ラブドを合図する。

インタラブドコントローラ１７０はＣＰＵ１１０へ接続
されており、バスマスタ装置によって送出されるインタ
ラブド要求に応答する。

ＣＰＵＩ≠別の独立的なインタラブドバス１１１を持っ
ており、それはマスク可能なインタラブドを制御し且つ
インタラブドコントローラ１７０へ接続する。各レベル
インタラブドはＣＰＵ内の工ＳＷ（即ち、インタラブド
ステータスワード）の対応するビットによってマスクさ
れることが可能である。全てのレベルはベクトル化され
たインタラブドで且つ共通要求及びアクノリッヂ／イネ
−プルラインを持っている。

パスインタラブドコントローラ１７０は、幾つかの高レ
ベルインタラブドソースをイネーブルさせてＣＰＵＩ　
１０をインタラブド即ち中断させる。

１実施例において、インタラブドコントローラ１７０は
並列の固定優先型のものである。そのプロトコールはシ
ステムバス１４１のものと同様であり、且つ同じライン
上でグループ及びレベルをマルチプレクス動作する。

インタラブドコントローラ１７０は以下の信号によって
各潜在的インタラブド用装置へ接続される。

ＩＲＥＱＸ／　　：　　装置ＸからのＩｎｔａｒｒｕｐ
ｔＲＥ！Ｑｕｅｓｔこの信号は、サービス用の要求とし
て、インタラブドする装置によってインタラブドコント
ローラ１７０へ送出される。

ＩＥＮＸ／　　：　　装置ｘへのＩｎｔｅｒｒｕｐｔＥ
Ｎａｂｌｅこれは、インタラブドする装置へインタラブ
ドコントローラ１７０によって送出され、それがインタ
ラブドサービスが許可されたことを表す。

Ｉ　Ｂ　Ｕ　Ｓ　＜　４　：　Ｏ＞　　：　　Ｉｎｔｅ
ｒｒｕｐｔＢＵＳこれらの５本のラインはインタラブド
コントローラ１７０へのインタラブドグループ及びレベ
ルを担持する。これは３状態バスである。

Ｉ　ＲＥ　Ｊ　／　　：　　ＩｎｔｅｒｒｕｐｔＲＥＪ
ｅｃｔこの信号はインタラブドする装置に、ＣＰＵ１１
０がこのグループ内のインタラブドを受け付けることを
拒絶したことを示す。これは全てのインタラブド装置へ
接続される。

インタラブドコントローラ１７０は、以下の如く、信号
ライン１１１によって１個又は複数個のＣＰＵＩ　１０
へ接続される。

Ｉ　Ｒ／　　：　　ＣＰＵ　Ｉｎｔａｒｒｕｐｕｔ　Ｒ
ａｑｕｅｓｔＩＲ／は未処理のベクトル化インタラブド
の存在を表しており、そのレベルはＶＣＴ　＜２　：　
Ｏ＞ライン上で得られる。

Ｉ　Ａ　Ｋ／　　：　　ＣＰＵ　Ｉｎｔｅｒｒｕｐｔ　
ＡｃＫｎｏｗｌｅｄｇａＣＰＵＩＩＯはＩＡＫ／を送り
出して、インタラブドが受け付けられたことを表し、且
つ同時に、ＶＣＴ　＜４　：　Ｏ＞ラインを介してベク
トル番号を読み取る。ＩＡＫ／及びＩＲ／はハンドシェ
ーク態様を構成する。

Ｍ　Ｋ　　：　　ＭａｓＫａｄ　ｒｅｓｐｏｎｓｅ現在
のインタラブドをマスクしている各ＣＰＵは、ＩＡＫ／
信号の代りにＭＫ倍信号返送する。

この場合は、インタラブドはＣＰＵ内にはラッチされな
い。ＭＫはインタラブドコントローラによってマスクし
たインタラブドを解放し且つ新たに到着したより高レベ
ルのインタラブドに譲る為に使用することが可能である
。

ＶＣＴ　（５：　Ｏ＞　　：　　レベル及びベクトルコ
ードＶＣＴラインはマルチプレクス動作され、且つレベ
ル番号及びベクトル番号を与える。ＩＲ／がアクティブ
であると、レベル番号０−７はＶＣＴ（２：　Ｏ）ライ
ンに与えられる。ＩＡＫ／がｃｐＵによって活性化され
ると、ＶＣＴ　＜４　：　Ｏ＞ラインは、そのレベルの
３２個のインタラブドの１つを識別するベクトル番号を
持っている。ＶＣＴラインはインタラブドコントローラ
１７０からの出力を１個又は複数個のＣＰＵｌｌ０へ接
続する。

ＣＰＵＩ　１０はＩＡＫ／を活性化させ、且つよりＵＳ
　（４：　Ｏ＞ラインを介して、各レベルにおいて３２
個のインタラブドの１つを識別するベクトル番号を入力
する。マルチプロセサ環境において、これらのレベルは
、システムに柔軟性のあるインタラブド手法を持たせる
為に使用することが可能である。マルチプロセサシステ
ムにおけるインタラブド方法の例として、全てのＩＲＥ
Ｑｘ／ラインが活性化されると、ＩＳＷ内のＣＰＵイネ
ーブルビットがＣＰＵがそのインタラブドを受け付ける
べきであるか否かを区別する。従って、インタラプトの
各レベルは３２個のインタラブドを持っており、且つそ
のレベルは、５ＳＷ（即ち。

システムステータスワード）内のイネーブルビットを制
御することによってＣＰＵの何れか１つへ動的に割り当
てることが可能である。

現在のインタラブドをマスクしているＣＰＵによって、
ＩＡＫ／の代りに、ＭＫ（マスクした）信号が活性化さ
れる。そのインタラブドはこれらのＣＰＵによって無視
される（即ち、ラッチされない）、これらの信号は、イ
ンタラブドコントローラ１７０がマスクしたインタラブ
ドを予約し且つそれが発生した場合により高いインタラ
ブドを処理させることを可能とする。

第１図に関して上述した如き要素を越えて、本アーキテ
クチャ−に付加的なシステム要素を付加させ、且つシス
テムバス１４１を介して、本システムに接続させること
が可能である。

バスアービタ１８０はシステムバス１４１へ接続されて
おり且つシステムバス１４１へ接続されているシステム
要素１例えば命令キャッシュＭＭＵ１２０及びデータキ
ャッシュＭＭＵ　１３０へ接続されており、システムバ
ス１４１へ接続されている複数個の潜在的パマスタ″要
素間のチャンネルアクセス競合を選択的に解決する。こ
れは、システムバス１４１上の通信の一体性を維持し且
つその上でのデータ転送の衝突を回避する。バスアービ
タ１７０はバス要求及びバス許可入力及び出力を持って
おり、これらは夫々命令キャッシュＭＭＵ１２０．デー
タキャッシュＭＭＵ１３０．及びｌ０Ｐ１５０へ接続さ
れる０例えば、命令キャッシュＭＭＵ　１２０が、メイ
ンメモリ１４０と相対的にｌ０Ｐ１５０へ又はそこから
データ転送をＩＰＯ１５０が要求するのと同時的に、メ
インメモリ１４０からの命令データの転送を要求する場
合、バスアービタ１８０は競合を解決する責務があり、
従って同時的状みの結果として競合及び衝突を発生させ
る代りに、２つの事象が順番に起る様にさせる。

バスマスタ間のバス調整はバスアービタ１８０によって
行われる。各バスマスタは、それがシステムバス１４１
にアクセスせんと意図する場合に。

そのバス要求ＢＲラインを活性化させる。バスアービタ
１８０は、その時に常に最高の優先度を持っている新た
なマスタヘバス許可（Ｂ　Ｇ）信号を返送する。

アクティブなりＲ及びＢＧ倍信号持っているバスマスタ
は、データ転送が完了する迄、そのＢＲ信号゛をアクテ
ィブに維持することによってバスの権利を維持すること
が可能である。他のマスタは。

その夫々のＢＧ倍信号次に活性化される迄、それらのＢ
Ｒ倍信号アクティブに維持する。

システムバス１４１は共用資源であるが、１つのユニッ
トのみが任意の時間にそのバスを使用することが可能で
あるに過ぎない。各々が独立的にシステムバス１４１ヘ
アクセスすべく試みることの可能なシステムバス１４１
へ接続されている多数ノ潜在的な″バスマスタ″が存在
するので、バスアービタ１８０はシステムバス−１４１
へ接続されるべき必要な要素である。

通常、２つの優先性調整技術があり、それらは固定優先
（ｆｉｘａｄ　ｐｒｉｏｒｉｔｙ）と、回転又は計画優
先（ｒｏｔａｔｉｎｇ　ｏｒ　５ｃｈａｄｕｌａｄ　ｐ
ｒｉｏｒｉｔｙ）とである。信号処理方法にも２種類あ
り、即ち直列（即ち、デージ−チェーン）と並列とがあ
る。固定優先システムとして構成された場合、直列方法
は、並列方法よりもより少ない回路を必要とするが、処
理速度が比較的遅い、直列方法と回転優先との組合せは
、高性能バスアービタ１８０によって与えることが可能
である。並列方法は、固定又は回転優先の何れかと共に
実現することが可能であり、直列又は混合方法よりも高
速であるが、一層多くの回路を必要とする８本発明のバ
スアービタ１８０はこれらの方法の何れかを使用するこ
とが可能である。

別の実施例において、回転優先方法は、全てのバスマス
タにシステムバスを使用するのに等しい機会を与えるこ
とが可能である。然し乍ら、工ＯＰ又は１つの特定のＣ
ＰＵが一層高い優先度を持つべきである場合、固定優先
が通常望ましく且つより簡単である。

バスアービタ１８０は又、システムバス１４１上の何れ
かのユニットによる長いバス専有をチェックする機能を
与えることが可能である。このことは、バス許可信号Ｂ
Ｇのアクティブ時間を測定することによって行うことが
可能である。ＢＧ倍信号期間が長過ぎる場合には、バス
エラー信号ＢＥＲＲを現在システムバス１４１を専有し
ているバスマスタへ発生させることが可能である。ＢＥ
ＲＲは又、Ｐａｒｉｔｙ　ＥＲＲｏｒ／が発生する時に
も発生される。

第１図に更に示した如く、アレイプロセサ１８８をシス
テムバス１４１へ接続させることが可能である。アレイ
プロセサの能力と適合性のある複雑な計算問題をダウン
ロードさせて、ダウンロードしたデータの並列処理を与
えることが可能であり、その結果得られる解答はシステ
ムバス１４１を介して送り戻される（例えば、メインメ
モリ１４０へ、又はデータキャッシュＭＭＵ　１３０へ
、及びそこからＣＰＵへ戻されそこで機能が行われる）
。

上述した如く、Ｉ１０処理ユニット（ＩＯＰ）１５０は
システムバス１４１へ接続し且つ二次記憶ディスク又は
テープユニットの如きＩ１０バス１５１へ接続する手段
を持っている。工○Ｐ１５０は、メインメモリ１４０へ
及びそこからの、及びｌ０Ｐ１５０に接続されている二
次記憶装置へ及びそこからのデータの直接転送を、与え
ることが可能であり、且つ命令キャッシュＭＭＵ　１２
０及びデータキャッシュＭＭＵ　１３０とは独立的に前
記転送を実行することが可能である。ｌ０Ｐ１５０は又
“バスマスタ”としてバスアービタ１８０へ接続して、
システムバス１４１へのアクセスを介してメインメモリ
１４０へのアクセスに対する競合を解決することが可能
である。このことは柔軟性を与えている８例えば、シス
テムバス１４１を介してメインメモリ１４０からｌ０Ｐ
１５０へ及びそこから二次記憶装置へ転送されるデータ
は制御されて１６通りのインターリーブを与えることが
可能であり、一方キャッシュ１２０又は１３０とメイン
メモリ１４０との間の転送を制御して４通りのインター
リーブを与えることが可能である。このことが可能であ
るのは、キャッシュ１２０又は１３０とメインメモリ１
４０との間の転送の制御はｌ０Ｐ１５０とメインメモリ
１４０との間の転送の制御とは別だからである。

ｌ０Ｐ１５０は交互的に又は付加的にプロトコル変換を
与えることが可能である。この実施例においては、プロ
トコルｌ０Ｐ１５０はシステムバス１４１へ接続され、
且つ更に外部Ｉ１０バス１５１へ接続される。好適には
、ｌ０Ｐ１５０もバスアービタ１８０へ接続される。プ
ロトコル変換ｌ０Ｐ１５０は、システムバス１４１へ接
続されている全てのシステム要素間でのインターフェー
スアクセス及びデジタル情報のプロトコル変換を管理す
る。従って、例えば、システムバス１４１アーキテクチ
ャ−及び転送プロトコルは、非適合性システム及びバス
構造及びプロトコール、例えばマルチパス（Ｍｕｌｔｉ
ｂｕｓ）システム゛へのインターフェース等、とインタ
ーフェースすることを可能とする。

第７Ａ図乃至第７Ｃ図は、夫々、仮想メモリ。

実メモリ、及び仮想アドレス概念を示している。

第７Ａ図を参照すると、ＣＰＵｌｌ０によって見られる
仮想メモリを示しである。この仮想メモリは、２３″ワ
ード３２ビツトメモリアレイでＯからＦＦＦ　　ＦＦＦ
　　ＦＦ　（ヘキサデシマル）へ二進アドレス可能なも
のを有するものとして示しである。

この仮想メモリは、１，０２４　（２１ｏ）個のセグメ
ントを有しており、各セグメントが１，０２４（即ち、
２１０）個のページを持っており、各ページが４，０９
６　（即ち、２１２）個のワード又はバイトを洩ってい
るものとして示しである。この仮想メモリアドレス空間
は使用可能な実際の実メモリ空間とは独立している０例
えば、実メモリ（即ち、メインメモリ）は１６メガバイ
ト、即ち２１２ページを有することが可能である。

第７Ｂ図に示した如く、実メモリ空間はＯからＦＦＦ　
　ＦＦＦ　（ヘキサデシマル）の実アドレスＲＡによっ
て表すことが可能である。本発明のキャッシュメモリ管
理ユニットは、必要とされる如き、非常に高速の仮想か
ら実メモリ空間アドレス変換を与える。該キャッシュメ
モリ管理ユニットは、キャッシュメモリの内容と仮想か
ら実メモリ空間アドレスへの成る予めストアした情報と
の相関に関してのマツピングを与える。

第７Ｃ図を参照すると、３２ビツト仮想アドレスＶＡは
１０ビツトセグメントアドレス、ビット３１乃至２２（
即ち、ＶＡ＜３１：２２＞）、１０ビツトページアドレ
ス、ビット２１乃至１２（即ち、ＶＡ（２１：１２＞）
、及び１２ビット変位アドレス、ビット１１乃至０（即
ち、ＶＡ（１１：Ｏ＞）、を有している。好適実施例に
おいては、キャッシュメモリ管理ユニットはセット連合
マツピングを与え、仮想アドレスの変位アドレスビット
Ｏ乃至１１は実アドレスのビットＯ乃至１１に対応する
。これは成る種の利点を与えており且つ変換及びマツピ
ングプロセスを高速化させる。

第８図を参照すると、キャッシュメモリ管理ユニットを
ブロック図で示しである。好適実施例において、単一キ
ャッシュメモリ管理ユニットアーキテクチャ−を、シス
テム構築又は初期値化の時点で製造又はストラッピング
又は初期値化手順の時にプログラムによって選択されて
、命令又はデータキャッシュの為に使用することが可能
である。

このキャッシュメモリ管理ユニットはプロセサキャッシ
ュバス１２１又は１３１へ接続するＣＰＵインターフェ
ースを持っており、且つシステムバス１４１へ接続する
システムバスインターフェースを持っている。該ＣＰＵ
バスインターフェースは、アドレス入力レジスタ２１０
、キャッシュ出力レジスタ２３０．及びキャッシュ入力
レジスタ２４０を有している。該システムバスインター
フェースは、システムバス入力レジスタ２６０及びシス
テムバス出力レジスタ２５０を有している。

アドレス入力レジスタ２１０は仮想アドレスをバス２１
１を介してキャッシュメモリシステム２２０、変換論理
ブロック（即ち、ＴＬＢ）２７０、及び直接アドレス変
換論理（即ち、ＤＡＴ）ユニット２８０へ接続させる。

ＤＡＴ２８０及びその動作は後に第１２図を参照して詳
細に説明する。

キャッシュメモリシステム２２０からのデータ出力はバ
ス２３１を介してキャッシュ出力レジスタ２３０へ接続
される。該キャッシュメモリシステムは、バス２６１を
介して、システム入力レジスタ２６０から実アドレス入
力を受け取り、且つ付加的にＴＬＢ２７０から実アドレ
ス入力を受け取る。キャッシュメモリシステム２２０へ
のデータ入力はキャッシュデータバス（即ち、ＤＴ）２
４１を介して行われ、それは、キャッシュ入力レジスタ
２４０、システムバス入力レジスタ２６０、システムバ
ス出力レジスタ２５０、キャッシュ出力レジスタ２３０
、変換論理ブロック２７０、及びＤＡＴ　２８０の各々
へ接続して、実アドレス及びデータ通過能力を与えてい
る。ＴＬＢ２７０及びＤＡＴ２８０は双方向的にＤＴバ
バス４１へ接続されており、ＤＴババス４１とＴＬＢ２
７０とＤＡＴ　２８０との間で実アドレス゛及びアドレ
ス変換データをカップリング即ち結合させている。該シ
ステムバスインターフェースは、ＤＴババス４１を介し
てキャッシュメモリシステム２２０とのみならず、ＤＡ
Ｔ２８０及びＴＬＢ２７０と通信することも可能である
。

第９図を参照すると、キャッシュＭＭＵの詳細なブロッ
ク図が示されており、内部キャッシュＭＭＵ内部動作の
データの流れが示されている。

仮想アドレスはキャッシュ入カレ、ジスタ２４０を介し
て高速キャッシュバス１２１又は１３１から取られ、キ
ャッシュＭＭＵのアキュムレータ／レジスタ３１０内に
ストアされる。次いで、このアドレスは３つの部分に分
割される。高次ビット（＜３１：＞）はＴＬＢ３５０及
びＤＡＴ３７０へ送られる。ビット＜１０　：　４＞は
キャツシュメモリ３２０バツフア選択論理へ送られて、
その中のラインが選択される。ビット＜３　：　２）は
マルチプレクサ３４１へ送られ、それはカッド語ライン
レジスタ３３３及び３３５の４個の出力ワードの内の１
つを選択する。ビット＜Ｏ：　１＞は後述する如くスト
アバイト／ストア半ワード動作上でのみ使用される。

ＴＬＢ３５０は仮想ページアドレスの下位６ビツト＜１
７：１２）を使用して、２方向セット連合アレイ３５２
及び３５４をアクセスする。該アレイは、その出力とし
て、提起された仮想アドレスに対応するページの実アド
レスを持っている。

ビットく１１〉は変換無しで通過される。ページ寸法は
４にであるから、ビットく１１〉はページ内のバイトで
ある明細ｆの一部である６従って、マツチ即ち整合が判
別されると、実アドレスはゲート出力されて比較器３３
２及び３３４内に入れられ、キャッシュ実アドレスタグ
出力３２２及び３２６と比較する。

ＴＬＢ３５０内にマツチが発見されないと、ＤＡＴ　（
ダイナミックアドレス変換器）３７０が喚起される。ア
クティブプロセスに対してのセグメント及びページテー
ブルを使用することによって、ＤＡＴは提起された仮想
アドレスを実アドレスへ変換する。その実アドレスはＴ
ＬＢ３５０内にａ−ドされ、前のエントリと交換する。

次いで、ＴＬＢ３５０は実アドレスをキャッシュ３２０
へ送る。

キャッシュデータバッファ３２１及び３２２は、各々１
６バイトの２本のラインの１２８セツトとして組織され
ているセット連合メモリである。仮想アドレスのビット
＜１０　：　４＞はキャッシュデータバッファ内のセッ
トを選択する。該セット内の２本のラインの各々に対す
るデータの１６バイトはゲート出力されてキャッシュ論
理内の２個のカッド語レジスタ内に入れられる。

比較器３３２及び３３４は、実アドレス（ＴＬＢから）
をキャッシュデータバッファからの実アドレスタグ３２
２及び３２６の両方と比較する。

マツチがある場合、マツチしたラインからの適宜のワー
ドはＣＯＲ２３０ヘゲート出力される。ビット＜３　：
　２）はマルチプレクサ３４１を介して適宜のワードを
選択する為に使用される。成るラインに対する有効ビッ
トがオフであると、マツチは存在しない。

バイト又は半ワードのロードの場合、キャッシュＭＭＵ
は全体のワードを与え、且つＣＰＵＩ　１０はバイト又
は半ワードを選択する。バイト又は半ワードのストア即
ち記憶の場合、一層複雑な動作シーケンスがある。Ｃ：
ＰＵｌｌｏからのバイト又は半ワードは同時的にＣｌＲ
２４０内に置かれ、キャッシュは、バイトがＣＯＲ２３
０内にストアされているそのワードを読み取る。ＣｌＲ
２４０及びＣＯＲ２３０の内容は合体され且つプロセサ
／キャッシュバス上に置かれる。

ミス（即ち、マツチ無し）の場合、実アドレスがシステ
ムバス１４１上をメインメモリ１４０へ送られ、且つそ
の返答として、１６バイトラインが受け取られる。その
１６バイトライン及びその関連するタグはキャッシュデ
ータバッファ３２１及び３２３内のラインと交換する。

要求された特定のワードが次いでキャッシュＭＭＵから
読み取られる。

アキュムレータレジスタ３１０はデータキャッシュＭＭ
Ｕ内においてアドレスレージスタとして機能し、且つ命
令キャッシュＭＭＵ内においてプログラムカウンタとし
て機能する。命令キャッシュＭＭＵ又はデータキャッシ
ュＭＭＵの何れかとしての機能は、本システムの初期値
化によるか又はハードワイヤードストラッピングにより
決定される。モノリシック集積回路キャッシュＭＭＵ実
施例の場合、この決定は最終パケージングの時に行うこ
とが可能である（例えば、レーザ又はイオン注入肯定に
より特定のピンを成る電圧又は接地ヘストラッピングす
ることにより）。別法として、本システムによるチップ
の初期値化の一部としてそれをプログラムさせることが
可能である（例えば、初期値化プロトコルに対する値を
チップ上にローディングすることにより）。レジスタア
キュムレータ３１０はＣＰＵＩ　１０からのアドレス出
力をストアする。前述した如く、このアドレスは３２ビ
ツトの長さであり、ビット０からビット３１である。

キャッシュメモリサブシステム３２０は２つの等しい半
分“Ｖｉ’、３２１”及び”Ｘ、３２３”に分割されて
いる。各半分は同一であり且つデータの複数個のワード
、即ちそのデータに対する実アドレス、及びフラッグビ
ット内の成る制御情報とをストアする。該キャッシュの
内部構造を第１０図を参照して詳細に説明する。キャッ
シュＷ及びＸの各半分は、アドレス出力及びそこからデ
ータ出力の複数ワードを、Ｗキャッシュ半分３２１から
のアドレス及びデータ出力及びＸキャッシュ半分３２３
からのアドレス及びデータ出力３２６及び３２８に対し
てのライン３２２及び３２４を介して、与える。

好適実施例において、該データ出力は並列で同時的なカ
ッド語出力の形態である。これは、第１Ｏ図に示した如
く、キャッシュ半分内の各ラインに対してのキャッシュ
の各半分Ｗ及びＸ内の４個のワードの記憶構造と相補的
である。該キャッシュの２つの半分Ｗ及びＸからの夫々
のカッド語出力は、カッド語ラインレジスタ３３３及び
３３５へ夫々接続されている。該ラインレジスタ内のワ
ード数は該キャッシュの各半分内のライン毎にストアさ
れるワード数に対応している。キャッシュＷ及びＸ３２
１及び３２３の各半分からのアドレス出力は、夫々、比
較器３３２及び３３４の夫々の各々の１つの入力端へ接
続される。各比較器３３２及び３３４の他方の入力端は
、実アドレス、ビット３１乃至１１、を出力するマルチ
プレクサ３４７の出力端へ接続されている。実アドレス
、ビット３１乃至１１、は比較器３３２及び３３４の夫
々を介して、キャッシュ半分ｖ３２１及びＸ３２３の各
々からのアドレスインターフェースの出力と比較され、
要求されたアドレスがキャッシュ３２０内に存在するア
ドレスと対応するか否かを決定する。アキュムレータ３
１０はビット１０乃至４の出力をキャッシュメモリサブ
システムへ供給し、その中の１つのラインを選択する。

キャッシュメモリ３２０の各半分、Ｗ及びＸ、に対して
のライン内にストアされている実アドレスは、その夫々
のアドレス出力ライン３２２及び３２６を介して、夫々
の半分からその夫々の比較器３３２及び３３５へ出力さ
れる。ラインレジスタ３３３及び３３５の各々からの出
力はマルチプレクサ３４１へ供給される。アキュムレー
タレジスタ３１Ｏは、ビット３及び２の出力を与えて、
カッド語記憶ラインレジスタ３３３及び３３５からの４
個の連続するワードの内の１つを選択する。

該ラインレジスタの各々からの選択されたワードはマル
チプレクサ３４１からマルチプレクサ３４３へ出力され
る。マルチプレクサ３４３から出力されるべきどのライ
ンレジスタ、即ち３３３又は３３５．の出力の選択は、
マツチ／マツチ無し出力又は比較器３３２及び３３４に
応答して、決定される。マルチプレクサ３４３は、第４
図のキャッシュ出力レジスタ２３０を介して、データ出
力ヒツト３１乃至Ｏをプロセサキャッシュバスへ接続さ
せる。比較器３３２及び３３４から出力されるマツチ／
マツチ無し信号は、キャッシュＷ（３２１）又はＸ（３
２３）の夫々の対応する半分に対して、キャツシュヒツ
ト乃至は当り（即ち、要求された実アドレスがキャッシ
ュ内に存在しており且つデータが有効であること）又は
キャッシュミス即ちはずれ（即ち、要求されたデータが
キャッシュ内に不存在）を表す。実アドレスビット３１
乃至１１はマルチプレクサ３３７から比較器３３２及び
３３４へ供給されるが、それは３４８で示した連結プロ
セスによって構成される。セット連合マツピングにおい
て実アドレスビット１１に対応するレジスタアキュムレ
ータ３１０出力ピツト１１は、ＴＬＢ２７０のマルチプ
レクサ３４５からの実アドレス出力ビツト３１乃至１２
と共に、連結される。

第８図のＴＬＢ２７０は第９図に詳細に示してあり、そ
れは変換論理ブロック記憶メモリ３５０を有しており、
該メモリはＷ半分３５２と同一のＸ半分３５４とを有し
ており、その各々は記憶用の複数個のラインを持ってお
り、各ラインは仮想アドレスとフラッグステータスビッ
トと実アドレスとを持っている。各半分は、仮想アドレ
ス出力と実アドレス出力とを与える。ＴＬＢ３５２のＷ
半分からの仮想アドレス出力は比較器３６２へ供給され
る。Ｘ半分３５４の仮想アドレス出力は比較器３６４へ
供給される。比較器３６２及び３６４への他方の入力は
共通にレジスタアキュムレータ３１０出力ビット３１乃
至１８へ供給される。

ＴＬＢ内のラインの１つをアクティブ選択ラインとして
選択するレジスタアキュムレータ３１０の出力ビツト１
７乃至１２に応答して、ラインがＴＬＢ内において選択
される。ＴＬＢのＷ及びＸ半分３５２及び３５４の夫々
からの仮想アドレス出力は選択されたラインに対応する
。比較器３６２及び３６４からの“マツチ”出力ライン
は各々マルチプレクサ３４５の選択入力へ供給され、そ
れはマルチプレクサ３４７等への選択通路用の連結論理
３４８へビット３１乃至１２の実アドレス出力を与える
。ＴＬＢ３５０の選択されたライン（即ち、両方の半分
）用の実アドレス出力はマルチプレクサ３４５へ供給さ
れる。ＴＬＢヒツトの場合、ＴＬＢの半分Ｗ又はＸの一
方とのマツチがあり、対応する比較器はマルチプレクサ
３４５ヘマツチ信号を与えて、仮想アドレスのマツチを
持っているＴＬＢの半分に対する実アドレスを選択し、
マルチプレクサ３４５からの実アドレス出力を連結論理
３４８へ供給する。ＴＬＢミスの場合、ＴＬＢミス信号
３７２は直接アドレス変換ユニット３７０へ供給される
。ＤＡＴ３７０は３７４で示した如くページテーブルア
クセスを与え、且つ３７５で示した如＜ＴＬＢラインの
交換を与える。

ＤＡＴの動作は如何に詳細に説明する。キャッシュミス
の場合、要求されたアドレスされたデータはライン３２
５を介して示した如くキャッシュ内で交換される。

第１０Ａ図を参照すると、キャッシュメモリシステムの
組織を示しである。キャッシュメモリシステム３２０は
、３つのフィールドを有しており、即ち使用済みビット
フィールド、及び２つの同一の高速読取−書込メモリフ
ィールドＷ及びＸを有している。第１フイールド３２９
は使用済み“Ｕ”ビットメモリを有しており、それはＷ
又はＸ半分がキャッシュメモリ３２０のアドレスされた
ラインに対して最も最近に使用された半分であったか否
かを表す、Ｗ及びＸメモリの各々は複数本のライン（例
えば、１２８ライン）を有している。Ｕメモリフィール
ド３２９は同数のライン（例えば、１２８ライン）を持
っている。キャッシュメモリサブシステム３２０の記憶
アレイＷ及びＸは、Ｕメモリワードの寸法を対応して変
化させて、複数平面（即ち、２つの等しいブロックを越
えた数）へ拡張することが可能である。

各キャッシュメモリサブシステム半分Ｗ及びＸの夫々に
おける各ラインは、第１０Ｂ図に示した如く、複数のフ
ィールドを有している。Ｗ又はＸサブシステムメモリ内
の各ラインは、イネーブルビット“Ｅ”、ライン有効ビ
ット“ＬＶ”、ラインよごれビット“ＬＤ”、実アドレ
スフィールド１＃　ＲＡ　ｌｊ、及び複数データワード
“ＤＴ”を有している。イネーブルビットセットは、夫
々の関連するラインが機能的であることを表している。

リセットイネーブルビットは、夫々の関連するラインが
動作可能であることを表している。リセットイネーブル
ビットは、そのラインへ試みられたアクセスに対してキ
ャッシュミスと−なる。モノリシック集積回路キャッシ
ュＭＭＵの場合、イネーブルビットは、製造プロセスの
一部として、最終テストの後に、レーザで設定すること
が可能である。

ライン有効ビットＬＶは、コールドスタート、工１０書
込上、又はプロセサコマンドの下で、現在のラインの全
体を無効化させるか否かを表す、ラインよごれ（ダーテ
ィ）ビットＬＤは、キャッシュメモリサブシステムの夫
々の関連した現在のラインがプロセサによって変化され
たか否かを表す（即ち、メインメモリは現在のものでは
ない）。

２１ビツトとして示されている実アドレスフィールドは
、次に続く第１のストアしたデータワードのメインメモ
リ内の実アドレスに対して最大桁２０ビツトを有してい
る。４つのワードＤＴＯ乃至ＤＴ４として示されている
複数データワードはメインメモリの代りにプロセサによ
ってアクセスされる。各データワードは複数ビット、例
えば３２ビツトを有している。

第１１Ａ図に示される如＜、ＴＬＢサブシステム３５０
は、ａつのフィールド、即ち使用済み“Ｕ”フィールド
３５９．及び２つの高速読取−書込メモリフィールド、
Ｗ及びＸメモリサブシステム、を有している。Ｗ及びＸ
メモリサブシステムは均等であり、キャッシュメモリ記
憶装置の２つの半分を形成している６図示した如く、各
半分は４７ビツト幅ワードを持ったアドレス可能記憶部
の６４本のラインを有しており、且つ仮想から実へのア
ドレス変換をサポートしている。各ラインの使用済みフ
ィールドは、第１０Ａ図に関して説明するものと同様の
態様で動作する。

第１１Ｂ図に示した如く、Ｗ及びＸにおける各記憶ライ
ンは、１４ビツトの仮想アドレス”　Ｖ　Ａ”フィール
ド、２０ビツトの実アドレス゛’ＲＡ”フィールド、ス
ーパーバイザ有効ビットフィールド１、ユーザ有効ビッ
トＵＶフィールド、ダーティビット“Ｄ”フィールド、
参照済みビットｌ′Ｒ”、保護レベルワード“ＰＬ”フ
ィールド（４ビツトとして示しである）、及びシステム
タグ”　Ｓ　Ｔ”フィールド（５ビツトとして示しであ
る）を有している。

ＴＬＢは、１つのＭＣＬＫサイクル中で読み取ることの
可能な内容アドレス可能メモリのタイプである。それは
セット連合バッファとして組織されており、且つ各々２
つの要素からなる６４セツトで構成されている。仮想ペ
ージアドレスの下位６ビツトはセット、即ち記憶ライン
、を選択するのに使用される１次いで、仮想アドレスの
上位１４ビツトは、該セットの両方の要素３５２及び３
５４のキーフィールドＶＡ出力と比較される（即ち、３
６２及び３５４）。ＴＬＢヒツトの場合、マツチするＴ
ＬＢラインエントリの実アドレスフィールド（２０ビツ
ト）ＲＡは、関連するシステムタグ及びアクセス保護ビ
ットと共に、マルチプレクサ３４５を介して出力される
。ＴＬＢ変換サーチは１４ビツトの仮想アドレス、スー
パーバイザ有効、及びユーザ有効に応答して与えられる
。

第１２図に示した如く、キャッシュメモリはカッド語境
界上で組織される。実アドレスメモリの４つのアドレス
可能なワードは、キャッシュメモリシステム３２０の各
半分（即ち、Ｗ及びＸ）に対しての各ライン内にストア
される。キャッシュメモリサブシステムは、カッド語境
界上にカッド語出力を与え、キャッシュアクセス時間を
更に加速する０例えば、ロード動作の場合に、現在のア
ドレスが前のアドレスのカッド境界内である時、キャッ
シュアクセス時間は最小である（例えば。

２クロツクサイクル）、現在のアドレスが前のアドレス
のカッド境界を越えている場合には、キャッシュアクセ
ス時間は一層長い（例えば、４クロツクサイクル）。

本明細書の別の個所において詳細に説明した如く、ＴＬ
Ｂは臨界的な機能に対してのハードワイヤードした変換
論理を与える為に予約しである。

これは非常に高速の保証されたメインメモリの仮想から
実へのマツピング及び変換能力を与える。

ハードワイヤード化した変換論理ブロックの機能は第１
３図に示しである。各ラインは第１１Ｂ図に示した如き
情報を有している。変換及びシステム情報は、ブートＲ
ＯＭ、メモリ管理、Ｉｌｏ、ベクトル、オペレーティン
グシステム及び予約済み位置、第１１Ａ図及び第１１Ｂ
図に関して詳細に上述した如き適用予約済み位置等の臨
界的な機能に対して与えられる。

読取−書込ＴＬＢに加えて、第１３図を参照して説明す
る如く、８個のハードワイヤード化した仮想から実への
変換がある。これらの変換の幾つかを実ページＯ−３に
マツプしである。仮想空間内のページ０は実メモリの低
位端内の第１ページであり、それはトラップ及びインタ
ラブドベクトル用に使用される。ページ１−３は本シス
テムの初期値化に対する共用区域として使用される。ペ
ージ６及び７はブートストラップシステムＲＯＭ用に使
用され、且つページ４及び５はメモリマツブトＩ１０用
に使用される。これらの８個のページ変換は、スーパー
バイザモードにある時にのみ使用される。これらがＴＬ
Ｂ内にハードワイヤード化された結果として、システム
空間の最初の８個の仮想ページにはミス又はページ障害
は決して発生することは無い。

ＰＬビットは、そのページの保護レベルを表す。

ＣＰＵからのＶＡ　（仮想アドレス）に付随する機能コ
ードはメモリ参照のモードを有している。これらのモー
ドはＰＬビットと比較され、侵害が検知されると、ＣＰ
Ｕトラップが発生される。

キャッシュＭＭＵは、ＴＬＢエントリ又はページテーブ
ルエンドリ内の４つの保護ビット（ＰＬ）を検査するこ
とによってメモリアクセス保護を与える。これは、スー
パーバイザステータスワード（ＳＳＷ）内のスーパーバ
イザ／ユーザビット及びにビットをアクセスコードと比
較することによって達成され、且つ、侵害がある場合に
は、アクセスが拒絶され且つトラップがＣＰＵへ発生さ
れる。

トラップを発生した仮想アドレスはレジスタ内に格納さ
れ且つＩ１０コマンドで読み出すことが可能である。

以下の如く３つの独得のトラップが発生される。

１、命令フェッチアクセス侵害−命令キャッシュのみ。

２６　　読取アクセス侵害−データキャッシュのみ。

３、書込アクセス侵害−データキャッシュのみ。

アクセスコード　　　ＰＳＷ　　Ｓ、にビット０００１
　　　　ＲＷ　　　−−− ００１０ＲＷ　　　ＲＷ　　　−− ００１１ＲＷ　　　ＲＷ　　　ＲＷ　　　−０１００Ｒ
Ｗ　　　ＲＷ　　　ＲＷ　　　Ｒｏｌｏｌ　　　　ＲＷ
　　　ＲＷ　　　ＲＲｏｌｌｏ　　　　ＲＷ　　　ＲＲ
Ｒ ｏｌｌｌ　　　　ＲＷＥ　　ＲＷＥ　　ＲＷＥ　　ＲＷ
Ｅｌｏｏｏ　　　　ＲＥ　　　−−− １００１ＲＲＥ　　　−− １０１０ＲＲＲＥ　　　− １０１１ＲＲＲＥ　　　ＲＥ ｌｌｏｏ　　　　　　　　ＲＥ　　　−ＲＥｌｌｏｌ　
　　　−−ＲＥ　　　− １１１０−−−ＲＥ ｌｌｌｌ　　　　−−−− 尚、ＲＷ＝読取／書込 Ｅ；命令実行 一＝アクセス無し Ｓ＝ニス−パーバイザ／ユー ザ＝保護 データキャッシュライン内のダーティ即ちよごれビット
（Ｄ）は、メインメモリから読み取ることによってその
ラインが修正されていることを表す。

ＴＬＢ内のダーティビットは、そのページ内の１つ以上
のワードが修正されていることを表す。

キャッシュ内にワードを書き込む場合、そのライン内の
ダーティビットはセットされる。ＴＬＢ内のダーティピ
ットがセットされないと、それは次いでセットされ且つ
ＴＬＢ内のラインはページテーブル内に書き戻される。

ＴＬＢ内のダーティビットが既にセットされていると、
ページテーブルはアップデートされない、この機構は、
そのページが最初に修正される時に自動−的にページテ
ーブルダーティビットをアップデートする。

ＴＬＢ内の参照済みビット（Ｒ）は、そのページが少な
くとも一度読取又は書込によって参照されたことを表す
。Ｄビットに対して送出したのと同じアプローチを使用
して、ページテーブルエンドリ内のＲビットをアップデ
ートする。

有効ビット（ＳＶ、ＵＶ）はそのラインを無効化させる
為に使用される。コールドスタートの場合、ＳｖとＵＶ
の両方がゼロにセットされる。−人のユーザから別のユ
ーザへのコンチクストスイッチの場合、ＵＶはゼロにセ
ットされる。ユーザからスーパーバイザへ行くか又は同
じユーザへの戻りの場合にはＵＶはリセットされない。

２０ビツト実アドレス（ＲＡ）も又各ライン位置にスト
アされる。仮想アドレスにマツチがあると、実際のアド
レスがキャッシュへ送られてＳ。

Ｒと比較される。

本システムが非マツブトモード（即ち、仮想アドレシン
グ無し）で動作していると、ＴＬＢはアクティブでは無
く且つ保護回路はディスエーブルされる。

ＴＬＢは以下のメモリマップドエ／○コマンドに応答す
る。

傘すセットＴＬＢスーパーバイザ有効ビット−ＴＬＢ内
の全てのＳｖビットがリセットされる。

牢すセットＴＬＢユーザ有効ビット −ＴＬＢ内の全てのＵＶビットがリセットされる。

傘すセットＤビット −ＴＬＢ内の全てのダーティ（Ｄ）ビットをゼロにセッ
ト。

傘すセットＲビット −ＴＬＢ内の全ての参照済み（Ｒ）ビットをゼロにセッ
ト。

申ＴＬＢ上位読取 −アドレスされたＴＬＢ位置の最高位部分をＣＰＵへ読
取。

傘ＴＬＢ下位読取 −アドレスされたＴＬＢ位置の最小位部分をＣＰＵへ読
取。

申ＴＬＢ上位置込 −アドレスされたＴＬＢ位置の最高位部分をＣＰＵから
書込。

串ＴＬＢ下位置込 −アドレスされたＴＬＢ位置の最小位部分をＣＰＵから
書込。

キャッシュＭＭＵに対してのメモリマツブトＩ１０は仮
想ページ４を通過する。

システムタグは、書込（即ち、コピーパック又はライト
スルー）、キャッシュＭＭＵのイネーブル動作、及びＩ
１０処理用にキャッシュＭＭＵ作戦を変える為に本シス
テムによって使用されている。システムタグはページテ
ーブル及びＴＬＢ内に位置されている。

システムタグ Ｔ４　　Ｔ３　　Ｔ２　　ＴＩ　　ＴＯｏｏｏｏｌＴＯ
専有、ライトスルー ０１０ＴＩＴＯ専有、コピーバック ０１１ＴＩＴＯキャッシュ不能 ００１ＴＩＴＯ共通、ライトスルー ｌＸ０ＴＩＴＯキャッシュ不能、メモ リマツブトＩ／）アリア ＩＸＩ　　　丁Ｉ　　Ｔｏ　　キャッシュ不能、ブート
ストラップアリア Ｒ＝参照済みビット、Ｄ＝ダーティピットシステムタグ
の５つは本シスチームによりデコードする為にキャッシ
ュＭＭＵの外側へ出される。

タグＴ２はプツトストラップとＩ１０空間との間の差を
付ける為に使用される。タグＴ４は、メモリ空間及びブ
ート又はＩ１０空間との間に差を付ける為に使用される
。ＵＮＩＸ動作システム（例えば、ＵＮＩＸ）はタグＴ
Ｏ及びＴ１を使用することが可能である。従って、オペ
レーティングシステムがユーザに知られていない限り、
Ｔｏ及びＴ１はシステム設計者によって使用されること
は不可能である。これら４つのタグは、キャッシュＭＭ
Ｕがシステムバスを得た時にのみ有効となる。

これらの信号は他のキャッシュＭＭＵからのタグと共に
一緒にバス動作される。

５Ｔ（ＯＯＩＸＸＸＸ）　：共通、ライトスルー仮想ペ
ージＯがスーパーバイザモードにおいてＴＬＢ内に検知
されると、実際のメモリのページ０が割り当てられる。

この実際のメモリの第１ページはＲＡＭ又はＲＯＭとす
ることが可能であり、トラップ及びインタラブド用のベ
クトルを有している。このハードワイヤード変換はスー
パーバイザ状態においてのみ発生する。実アドレスの最
高位２０ビットはゼロである。

５Ｔ（１，Ｘ、　１．Ｘ、Ｘ、Ｘ、Ｘ）仮想メモリ内の
ページ６及び７がアドレスされると、システムタグがハ
ードワイヤードＴＬＢから出力される。この変換スーパ
ーバイザ状態でのみ発生する。仮想メモリのページ６及
び７はブートメモリのページＯ及び１内にマツプする。

実アドレスの最高位１９ビツトはゼロであり、且つビッ
ト１２はブートメモリのページ１に対しては１であり且
つページ０に対してはＯである。

ブートメモリ実空間は実際のメモリ空間内には存在しな
い。

５Ｔ（１，Ｘ、Ｏ，Ｘ、Ｘ、Ｘ、Ｘ）　メーＴ−リマッ
プドＩ１０スーパーバイザモードにある場合、仮想空間
内のページ４及び５は、ＴＬＢ内にハードワイヤード変
換を持っている。変換された実アドレスの最高位１９ビ
ツトはゼロである。工１０システムは、メモリマツブト
Ｉ１０を表すシステムタグＴ２及びＴ４をデコードせね
ばならない。実アドレスの最高位２０ビツトのデコード
動作は、Ｉ１０コマンドの付加的なページの為に使用す
ることが可能である。各実ページは１０２４個のコマン
ドを持っており、対応する位置への読取（ワード）及び
書込（ワード）によって実行される。

このハードワイヤードされたペー、ジがＴＬＢ又はペー
ジテーブルエンドリ内で検知されると、読取又は書込コ
マンドは、それがあたかもキャッシュ不能読取又は書込
であるが如く実行される。

Ｉ１０１００使用及び割り当ては以下の如くである。

Ｉ１０スーパーバイザモード、マツブト又は非マツブト
、ページ４及び５゜ 仮想アドレス空間のページ４及び５は、ハードワイヤー
ドＴＬＢエントリによるＩ１０アドレスのページ０及び
１内へ夫々マツプされる。ページ４はキャッシュチップ
に対するコマンドとして使用される。

Ｉ１０スーパーバイザモード、マツブト、付加的ページ
。

Ｉ１０１００又ページテーブル内に定義することが可能
である。Ｉ１０コマンドは適宜のタグビットによって識
別される。ページＯ−７を除いた何れかの仮想アドレス
が、Ｏと１を含むこと無いＩ１０ページヘマップさせる
ことが可能である。

キャッシュ内の工／○空間 キャッシュチップに向けられたＩ１０アドレスは以下の
如く解釈されるべきである。

キャッシュＩ１０空間 ページ４：キャッシュ■／○空間 アドレス００００４００００−００００４８ＦＦ　−Ｄ
−ｃａｃｈｅアドレス０ＯＯ０４ＣＯＯＯ−００００４
ＦＦＦ　−Ｉ−ｃａｃｈｅページ５：システムエ／○空
間 アドレス００００５０００−００００５ＦＦＦキヤツシ
ユＩ１０コマンド ＶＡ（３１：１２＞　＝００００４８ｅｘＶＡ＜１１：
０）　＝　ＲＡ（１１：０＞ビット１１　＝０：Ｄ−ｃ
ａｃｈｅＩ１０空間を特定ビットＯ：０：データ部；ｌ
＝アドレス部ビット１：０：す；　１−Ｘ　（コンパー
トメント）ビット２−３＝　ワード位置 ビット４−１０：　ライン番号 ビット１１＝１、ビット８．９＝Ｏ：　ＴＬＢを特定ビ
ット１０：　０：　Ｄ−ｃａｃｈｅ；　１：Ｉ−ｃａｃ
ｈｅビット０：０＝下位；１：上位 ビットｌ：、Ｏ＝Ｗ；１＝Ｘ ビット２−８；　ライン番号 その他： ビット１０＝ｌ冨Ｉ−ｃａｃｈｅ、　　ビット１０＝Ｏ
：　Ｄ−ｃａｃｈｅｌ　ｘ　０１−−一−００−スーパ
ーバイザ５ＴＯ１ｘ　０１−−−−０１−　　ユーザ５
ＴＯＬ　ｘ　０１−−−−１０−−　Ｆレジスタ（障害
の仮想アドレス） １簀０１−−−−１１−Ｅレジスタ（エラーの物理的キ
ャッシュ位置） ｌｘｌｌｏｏｏｏｏｌ−−キ’ｒッシュＬＶ全リセット １　ｘ　１１００００１０−−　ＴＬＢ　ＳＶ全リセッ
ト１　ｘ　１１０００１００−−　ＴＬＢ　ＵＶ全リす
ットｌ　ｘ　ｌ　１００１０００−−　ＴＬＢ　Ｄ全リ
セット１　ｘ　１１０１００００−−　ＴＬＢ　Ｒ全リ
セットワードストア ５Ｔ（０，１，０，Ｘ、Ｘ、Ｄ、Ｒ）−専有、コピーバ
ラ’）Ａ、　　ＬＶは１．及びＨＩＴニライン内書込ワ
ード及びセットライン及びページダーティビット・ Ｂ、　ミス−交換されるべきラインは非ダーティ：メモ
リからカッド語を読取りライン内にストア、新ライン内
にワードを書込み且つライン及びページダーティをセッ
ト。

Ｃ０ミス−交換されるべきラインはダーティ：ダーティ
ラインをメモリへ書き戻し。新カッド語をライン内に読
取、新ライン内にワードを書込且つライン及びページダ
ーティをセット。

５Ｔ（０，０，０，Ｘ、Ｘ、Ｄ、Ｒ）−専有、ライトス
ルーＡ、　　ＬＶは１．及びＨＩＴニライン内に及びメ
モリへデータワードの書込、ページダーティビットのセ
ット。

Ｂ、　ミス：メモリ内にワードの書込及びページダーテ
ィビットのセット。

５Ｔ（０，０，１，Ｘ、Ｘ、Ｄ、Ｒ）−共通、ライトス
ルーＡ、　　ＬＶは１及びＨＩＴニライン内及びメモリ
へのデータワードの書込。ページダーティビットをセッ
ト。

Ｂ、　ミス：メモリ内にワードの書込及びページダーテ
ィビットをセット・ ５Ｔ（０，１，１，Ｘ、Ｘ、Ｓ、Ｒ）−キャッシュ不能
Ａ、　メインメモリ内にワードの書込。ヒツトの場合は
パージ。

５Ｔ（０，１，０，Ｘ、Ｘ、Ｄ、Ｒ）−専有、コピーバ
ｙ’）Ａ、　　ＬＶは１、及びＨＩＴニライン内にバイ
ト又は半ワードを書込且つライン及びページダーティビ
ットをセット。

Ｂ、　ミス−交換されるべきラインは非ダーティ：メモ
リからカッド語を読取且つライン内にストア、新ライン
内にバイト又は半ワードの書込且つライン及びページダ
ーティをセット・ Ｃ０ミス及び交換されるべきラインはダーティ：ライン
をメモリへ書き戻し。新カッド語をライン内に読取、バ
イト又は半ワードを新ライン内に書込且つライン及びペ
ージダーティをセット。

５Ｔ（０，０，Ｘ、Ｘ、Ｄ、Ｒ）−専有、ライトスルー
Ａ、　　ＨｉＴ：バイト又は半ワー・ドをライン内に書
込。キャッシュラインからメモリへ修正したワードをコ
ピー。

Ｂ、　ミス：ワード読取。バイト又は半ワードの修正。

キャッシュラインからメモリへ修正したワードの書込。

（読取／修正／書込サイクル）（書込割り当て無） ＳＴ（０，０，１，Ｘ、Ｘ、Ｄ、Ｒ）−共通、ライトス
ルーＡ、　　ＬＶは１、及びＨＩＴニライン内にバイト
又は半ワードの書込、キャッシュラインからメモリへ修
正したワードの書込。

Ｂ、　ミス：ワード読取。ライン内にバイト又は半ワー
ド書込。キャッシュラインからメモリへ修正したワード
の書込。（読取／修正／書込すイクス；書込割り当て無
） ＳＴ（０，１，１，Ｘ、Ｘ、Ｄ、Ｒ）−キャッシュ不能
Ａ、　キャッシュチップ内にワードの読取。適宜のバイ
ト／半ワードをアップデート且つ修□　正したワードを
メインメモリへ書き戻し。

テスト　びセット ５Ｔ（０，１，１，Ｘ、Ｘ、Ｄ、Ｒ）−キャッシュ不能
メインメモリ位置を読取、ワードのテストと修正。

及び同じ位置へストア。元のワードをＣＰＵへ返送。

こ動作が完了する迄メモリバスはキャッシュに専用。

この命令を実行中に以下のシステムタグが発生すると、
エラー条件が発生。

１　Ｘ　Ｘ　Ｘ　Ｘ　Ｘ　Ｘ　　（ｍ／ｍ　Ｉ１０空間
又はブート空間）ワード　　／バイト／　ワード ５Ｔ（０，１，０，Ｘ、Ｘ、Ｄ、Ｒ）−専有、コピーバ
ックＡ、　　ＬＶは１、及びＨＩＴ：キャッシュからＣ
ＰＵヘワードの読取。

Ｂ、　ミス−交換されるべきラインは非ダーティ：メモ
リからキャッシュへ新カッド語の読取。

ワードをＣＰＵへ読取。

Ｃ０ミス−交換されるべきラインはダーティ：ラインを
メモリへ書き戻し。メモリからキャッシュへ新カッド語
の読取。ワードをＣｐｕへ読取。

５Ｔ（０，０，Ｘ、Ｘ、Ｄ、Ｒ）又は５Ｔ（（１，０，
１，Ｘ、Ｘ、Ｄ、Ｒ）−ライトスルー Ａ、　　ＬＶは１、及びＨＩＴ：キャッシュからＣＰＵ
ヘワードの読取。

Ｂ、　ミス：新カッド語をライン内に読取。ワードをＣ
ＰＵ内に読取。

５Ｔ（０，１，１，Ｘ、Ｘ、Ｄ、Ｒ）−キャッシュ不能
Ａ、　メインメモリからＣＰＵへワードの読取。

キャッシュからメモリへの　゛ ５Ｔ（０，０，１，Ｘ、Ｘ、Ｄ、Ｒ）−共通、ライトス
ルー全てのキャッシュがバスを検査し、ヒツトがあると
、キャッシュ内のラインを無効化する。ヒツトが無い場
合には、バスを無視。

Ｉ１０システムがキャッシュ又はメインメモリからデー
タを読み取っている時に、実アドレスがキャッシュによ
って検査され且つ以下の動作が行われる。ＴＬＢはアク
セスされない。

Ａ、　　ＬＶは１及びＨＩＴ、且つＬＤは１キヤツシユ
からＩｌｏへワード又はラインの読取。

Ｂ、　ミス：メモリからＩｌｏへワード、カッド語、又
は１６ワードの読取。

メインメモリへの工／○が行われている時に、実アドレ
スはキャッシュによって検査され且つ以下の動作が行わ
れる。ＴＬＢはアクセスされない、従ってダーティビッ
トはページテーブル又はＴＬＢ内において変化されない
。

Ａ、　　ＬＶは１及びＨＩＴ：Ｉｌｏからメモリへのワ
ード、カッド語、又は１６ワードの書込。キャッシュ内
の１本又は複数本のラインを無効化。

Ｂ、　ミス：Ｉ１０からメモリへのワード、カッド語、
又は１６ワードの書込。

仮想アドレスから実アドレスへのマツピングシステム情
報は、キャッシュメモリサブシステムのＷ及びＸ半分の
各々に対して各ライン内に一義的にストアされる。これ
は仮想から実へのアドレスの極めて高速の変換を与えて
仮想から実へのアドレス空間のマツピングを加速し、第
１図の工／○プロセサ１５０を介しての如く、二次的記
憶システムと共に必要な入出力スワツピング手順を簡単
化させている。ＴＬＢメモリサブシステム３５０内の各
記憶ラインにおけるシステム情報は、全ての必要な保護
及び再書込情報を与える。各サブシステムラインの使用
済みビットは、メモリサブシステムの最も最近ではなく
使用された半分内への再書込の表示を与える。その他の
交換作戦を実施することも可能である。

モノリシック集積化キャッシュＭＭＵにおける如く高速
通信構成が与えられる場合、このキャッシュＭＭＵシス
テムアーキテクチャ−は非常に高速のキャッシュシステ
ム動作を向上させ且つ偉人な適用多様性を与える。

第１４図に示した如く、カッド語境界はラインレジスタ
アーキテクチャ−において効果的に使用することが可能
である。第９図のキャッシュメモリ３２０のメモリアレ
イはライン境界内４００へ接続されており、そのレジス
タはライン境界内に４ワードのワード記憶を有している
。キャッシュメモリ３２０はキャツシュヒツト当りライ
ンレジスタ４００へ一度に４つのワードを出力し、該レ
ジスタは選択的にストアすると共に該ワード出力をキャ
ッシュメモリサブシステム３２０から、第８図のＣＯＲ
２３０の如きキャッシュ出力レジスタへ転送する。この
転送は、″カッド境界ゼロに等しい″比較器出力が発生
すると、クリアする。

キャッシュＭＭＵシステムのシステムインターフェース
のキャッシュ出力レジスターの出力は、その後プロセサ
／キャッシュバス（即ち、バス１２１又は１３１、及び
第１図のバス１１５）のアドレスデータ機能コード（即
ち、ＡＤＦ）バスへ供給される。

アキュムレータレジスタ（即ち、第９図の３１０）も又
プロセサ／キャッシュインターフェースバスへ接続され
てそこからアドレス情報を受け取る。キャッシュメモリ
管理ユニットがデータキャッシュとして構成される場合
、アキュムレータレジスタはキャッシュメモリサブシス
テムによって使用する為にプロセサ／キャッシュバスか
らのアドレスをストアする。命令キャッシュとして構成
される場合には、アキュムレータレジスタ３１０はプロ
グラムカウンタとして構成されて、プロセサ／キャッシ
ュインターフェースバスからアドレス情報を受け取ると
共に、新たに権利が与えられたアドレスがプロセサ／キ
ャッシュバスから受けとられる迄それ自身インクリメン
トする。

アキュムレータレジスタ３１０からの出力は、カッドラ
イン境界レジスタ４１０、カッド境界比較器４２０、及
び状態制御論理４３０へ供給される。カッド語ライン境
界レジスタ４１０は、ラインレジスタ４００内にストア
されたワードに対してのカッド語ライン境界の開始アド
レスをストアする。

カッド語ライン境界レジスタ４ｉ０の出力はカッド語ラ
イン境界比較器４２０へ供給される。比較器４２０は、
レジスタ４１０出力をアドレスレジスタ（即ち、アキュ
ムレータレジスタ３１０）の仮想アドレス出力と比較し
、要求されたワードがラインレジスタ４００用の、現在
のカット語境界内であるか否かを決定する０次いで、状
態制御論理４３０は、ラインレジスタ４００出力又はキ
ャッシュメモリサブシステム３２０へのアクセスの何れ
かの選択を決定する。次いで、制御論理４３０は選択的
にマルチプレクス動作して、ラインレジスタから適宜の
ワードを選択する。

第１５図は、第１図のキャッシュＭＭＵシステム１２０
及び１３０用のロードタイミングを示している。好適実
施例において、これはカッド語又は１６ワード境界内の
データである。別法として。

これは任意の寸法のブロックのデータとすることが可能
である。第１５図は、ＣＰＵｌｌ０からローディングす
るデータキャッシュ１３０の動作、又はブランチ動作上
でローディングする命令キャッシュ１２０の動作を示し
ている。第１図のシステムクロック１６０のマスタクロ
ックＭＣＬＫ信号出力は第１５図の上部に示してあり、
タイムチャートはロードサイクルの開始から０，３０，
６０．９０及び１２０ナノ秒（即ち、ｎｓ）の点を示し
ている。

このサイクルの開始において、有効なアドレスがＣＰＵ
から夫々のキャッシュＭＭＵシステムのアキュムレータ
レジスタへロードされ、且つ機能コードが与えられて、
本明細書の他の個所において詳細に説明した如く、転送
のタイプを表す。ＡＳＦ信号が有効でアドレスストロー
ブが進行中であることを表す時にＯｎｓ点が発生する。

要求されたデータが新たなアクセス用のカッドライン境
界上であると、そのデータはＭＣＬＫの９０ｎｓ点と１
２０ｎｓ点との間の中間点において得られる。然し乍ら
、アクセスがカッド語境界内の要求に対してのものであ
る場合、データアクセスタイミングは、ＡＤＦ信号波形
上に想像線で示した如く、一層早く（例えば、６０ｎｓ
点において）、カッドライン境界内のデータ転送を表す
。

第１６図を参照すると、第１図のキャッシュＭＭＵシス
テム１２０及び１３０用のストア動作は。

コピーバックモードでＣＰＵからキャッシュへの記憶、
更に書き通し即ちライトスルーモードの為にメインメモ
リ１４０への記憶を行うものである。

マスタクロックＭＣＬＫは、基準ラインとして、第１５
図に図示した如く、システムクロック１６０から出力さ
れる。時間Ｔ１において、アドレスストローブ信号が活
性化され、有効アドレスが続くことを表す０時間Ｔ２に
おいて、ＭＣＬＫクロックの約４分の１後、有効アドレ
ス及び機能コード出力がプロセサ／キャッシュインター
フェースバス、ＰＤＦ及びＦＣ，の夫々の適宜のライン
上に受け取られる。時間Ｔ３におい−て、アドレスライ
ンは３状態（フロート）であり且つデータはキャッシュ
メモリ及び／又はメインメモリへ適宜書き込まれる。複
数個のデータワードを転送することが可能である６単一
のカッド又は１６ワードモードはＦＣライン上の機能コ
ードによって決定される。時間Ｔ４において、応答コー
ドが出力され、転送が完了したことを表し、サイクルを
終了する。

両方のコピーバック及びライトスル−メインメモリ１４
０アツプデート作戦はキャッシュＭＭＵ内で得られ、且
つページ毎に混合させることが可能である。ページテー
ブル内に位置されている制御ビットはＴＬＢ内にロード
されてどの作戦を使用すべきかを決定する。

コピーバックは通常一層高い性能を発生する。

データは、それがキャッシュＭＭＵから除去された時に
のみメインメモリへ書き戻される。これらの書込は、キ
ャッシュ内へのブロックのフェッチとかなりオーバーラ
ツプすることが可能である。

従って、コピーバックは通常パストラフィックを節減し
、連続する書込の順番待ちに起因する遅延を最小とする
。

ライトスルーは２つの利点を持っている。第１に、メイ
ンメモリは常にアップツーディトであり、システムの信
頼性は改善されている。何故ならば、キャッシュチップ
又はプロセサ故障はメインメモリ内容の喪失を発生させ
ることはないからである。

第２に、マルチプロセサシステムにおいて、ライトスル
ーはプロセサ同士で共用されているメインメモリ間の一
貫性を維持することを容易とする。

オペレーティングシステムは、ライトスル一対コピーパ
ックを決定するこれらのタグをユーザに使用可能とさせ
ることが可能であり、従ってユーザは適切な選択を行う
ことが可能である。

第１７Ａ図及び第１７Ｂ図は、ＣＰＵ４１０と。

キャッシュＭＭＵ４１２と、メインメモリ４１４との間
の動作のデータの流れを示している。第１７Ａ図を参照
すると、コピーパック高速書込動作用のデータの流れを
示しである。ＣＰＵ４１０は、キャッシュメモリ管理ユ
ニット４１２内に格納する為のデータを出力する。これ
はその位置でのキャッシュメモリの内容をよごし即ちダ
ーティ状態とする。パージと共に、キャッシュメモリ管
理ユニット４１２はダーティデータをメインメモリ４１
４内の夫々の専有ページへ再書込を行う、プロセサ４１
０は、パージされているキャッシュＭＭＵ４１２記憶位
置内へ新たなデータを同時的に書き込むことが可能であ
る。これは全体的に高速の書込動作とする利点を与えて
いる。

第１７Ｂ図を参照すると、ライトスルーモード動作を示
しである。このモードは、全体的な書込速度を多少犠牲
にして、データの一貫性を維持する。ＣＰＵ４１０は、
キャッシュメモリ管理ユニット４１２のキャッシュメモ
リに対して、又メインメモリ４１４内の共用ページに対
して同時的に書込を行う。これは、他のプログラムによ
ってアップデータされる如く、共用ページ内の特定の位
置にストアされたデータは最も最近の値であることを確
保する。

第１８図を参照すると、ＣＰＵ５１０と、キャッシュメ
モリサブシステム５１２と、ＴＬＢ／メモリサブシステ
ム５１４のデータの流れ及び状態の流れの相互関係が示
されている。更に、キャッシュＭＭＵとＣＰＵのメイン
メモリ５１６との相互関係も示されており、コピーパッ
ク及びライトスルーモード用のＤＡＴ動作及び事象の時
間的関係を示している。

ＣＰＵ５１０は、ステップ１におイテ、ＴＬＢ／メモリ
サブシステム５１４へ仮想アドレスを出力し、該サブシ
ステムはステップ２において実アドレスをキャッシュメ
モリサブシステム５１２へ出力する。ライトスルー動作
が行われているか又はキャッシュミスの場合に、実アド
レスもメインメモリ５１６へ送られる。ＤＡＴ動作にお
いて、仮想アドレスの一部にセグメントテーブルオリジ
ンアドレスはステップ２においてメインメモリへ送られ
る。

ステップ３において、ストローブモードの場合。

データはコピーパック及びライトスルー両方のモードの
為にキャッシュメモリサブシステム５１２内に記憶し、
且つ付加的にライト−スルーモードの為にメインメモリ
５１６内の記憶する為にＣＰＵ５１０から書き出される
。ロードモード動作の場合、ステップ３においては、デ
ータがキャッシュメモリサブシステム５１２からＣＰＵ
５１０ヘロードされる。キャッシュミスの場合、ステッ
プ３において、データはメインメモリ５１６からキャッ
シュメモリサブシステム５１２へ且つＣＰＵ５１０ヘロ
ードされる。コピーパックモードにおいてキャッシュミ
スの場合、ダーティデータがキャッシュ内に存在すると
（即ち、ダーティピットがセット）、メモリサブシステ
ム５１２はダーティデータをメインメモリ５１６へ出力
する。

第１９図を参照すると、ＤＡＴ及びＴＬＢアドレス変換
プロセスのデータの流れ及び動作が示されている。仮想
アドレスが実アドレスへの変換を必要とし、且つ要求さ
れた変換に対応する変換値がキャッシュメモリ管理ユニ
ットシステム内にストアされて存在しない場合、第１９
図に示した動作が発生する。仮想アドレスレジスターア
キュムレータ（即ち、第９図の３１０）内にストアされ
て要求された仮想アドレスが、変換を必要とする仮想ア
ドレス゛’ＶＡ”（例えば、３２ビツト）を与える。第
７Ｃ図を参照して説明した如く、仮想アドレスは、１０
ビツトのセグメントデータ仮想アトＬ／ＸＶＡ　＜３１
　：　２２）、１０ビツトのページアトレＸＶＡ＜２１
：１２）、及び１２ビツトの変位アドレスＶＡ　＜１１
　：　Ｏ＞を有している。

ＤＡＴ論理は、ＴＬＢにミスがある場合に、ダイナミッ
クアドレス変換を実行する。ＤＡＴ論理は、書込レジス
タが空になるのを待ち、次いでメインメモリへの２つの
読取アクセスを実行する。

第１読取はセグメント番号をセグメントテーブルオリジ
ン（ＳＴＯ）へ加算し、且つページテーブルのアドレス
を得る。第２読取はページ番号をページテーブルオリジ
ンへ加算し、且つ、保護ビット、コピーバック／ライト
スルーステータス、ダーティビット等の他の有用な情報
のみならず、ページの実アドレスを得る。各所たなユー
ザ又はプロセスの場合、新たなセグメントテーブルオリ
ジンを使用することが可能である。ＤＡＴにおけるＳＴ
ＯレジスタはＣＰＵ制御の下でロードされる。

２つのＳＴＯレジスタ、即ちユーザモード用に１つと２
スーパーバイザモード用に１つとがある。

ハードウェアは、プロセサステータスワード（ＰＳＷ）
におけるモードに従って、適切なレジスタを自動的に選
択する。

ページテーブルにおけるアクセス保護ビットは、保護侵
害に対するＤＡＴ論理によってチェックされる。それら
が発生すると、ＣＰ　Ｕ、　トラップが発生される。メ
インメモリを読取している間のＤＡＴ動作期間中に、デ
ータは訂正されずに従って疑わしい場合、パリティエラ
ーが発生すると、ＣＰＵトラップが発生される。

ページテーブル又はセグメントテーブル内のＰＦビット
はページ障害表示である。そのビットはソフトウェアに
よってセット又はリセットされる。

本システムは、仮想アドレス動作無しの場合、非マツブ
トモードとなることが可能である。このモードの場合、
ＤＡＴ機能は不活性であり且つ保護ビットは使用されな
い、然し乍ら、このモードは、本システムがバッグや悪
性のダメージに弱いので、はんとにたまに使用すべきで
ある。

ＤＡＴ論理が変換を完了した後、仮想アドレス。

実アドレス、及びシステムタグはＴＬＢへ送られ、そこ
でそれらは繰り返される迄将来使用する為にストアされ
る。

ＤＡＴは以下のメモリマップドエ／○コマンドに応答す
る。

串ロードスーパーバイザＳＴＯレジスタ（特権）傘読取
スーパーバイザＳＴＯレジスタ ＊ロードユーザＳＴ○レジスタ（特権）串読取ユーザＳ
ＴＯレジスタ 傘ページ又は保護障害を発生した読取仮想アドレス これは第２２図を参照してより詳細に説明する。

第２１図を参照して後に説明する如く、キャッシュメモ
リ管理ユニットシステムはレジスタスタックを有してい
る。このレジスタースタックは、その中に、夫々のキャ
ッシュメモリ管理ユニットに対してその時に現在のスー
パーバイザ及びユーザに対してスーパーバイザ及びユー
ザセグメントテーブルオリジンの各々に対してセグメン
トテーブルオリジン（即ち、ＳＴＯ）を内蔵している。

セグメントテーブルオリジンレジスタは３２ビツト値を
有しており、その最高位２０ビツトはセグメントオリジ
ン値を表している。第１９図に示した如く、このＳＴＯ
値はＳＴＯエントリアドアトアキュムレータ内のワード
の最高位部分として連結されており、仮想アドレスレジ
スタ３１０からの１０ビツトセグメントアドレスはＳＴ
Ｏエントリアドアトアキュムレータ内のワードの次の最
高位部分として連結されている。その結果得られる３０
ビツトアドレスは、メインメモリ内のセグメントテーブ
ルに対するポインタを形成する。

キャッシュメモリ管理ユニット内のセグメントテーブル
エントリアドレス（即ぢ、５ＴＯＥＡ）アキュムレータ
は、メインメモリ内のセグメントテーブルをアドレスす
べくメインメモリへ出力されるべきアドレスを蓄積し且
つ連結する。セグメントテーブルオリジン２０ビツトを
アドレスビット５ＴＯＥＡ　（３１：　１２）として使
用し、仮想アドレスセグメントビット［ＶＡ３１　：　
２２］をセグメントテーブルアドレスの次の１０ビツト
５ＴＯＥＡ　（１１：　２＞とシテ使用し、且つ５ＴＯ
ＥＡアキユムレータからメインメモリへ出力されるセグ
メントテーブルアドレスのビット位置ＳＴ○ＥＡ　＜１
　：　Ｏ＞に対してゼロを連結即ち連接することによっ
て３２ビツトのアドレスが構成される。キャッシュＭＭ
Ｕのセグメントテーブルエントリアドレスアキュムレー
タから出力されるセグメントテーブルエントリアドレス
は、システムバスを介してメインメモリへ出力される。

これは。

キャッシュＭＭＵシステムから出力されるセグメントテ
ーブルエントリアドレスに対応するメインメモリ内のセ
グメントテーブル内の夫々のページテーブルエントリ（
即ち、ＰＴＥ）へアクセスを与える。アドレスされたメ
インメモリ位置の最高位２０データビツト、３１：１２
、は、キャッシュＭＭＵシス≠ムのＤＡＴ内のページテ
ーブルエントリアドレス（即ち、ＰＴＥＡ）アキュムレ
ータ内に記憶する為にメインメモリからキャッシュＭＭ
Ｕへ出力される。ページテーブルエントリアドレスのこ
れらの２０ビツトは３２ビツトワードの最高位２０ビツ
トとしてＰ、Ｔ、Ｅ、Ａ、アキュムレータ内に連接され
る０次に最高位の１０ビツトは、ページ選択ビットを表
している仮想アドレスレジスタ３１０ビツトＶＡ＜２１
：１２＞からの出力と連接される。ページテーブルエン
トリアドレスアキュムレータ出力の最小２桁ビットはゼ
ロである。キャッシュＭＭＵのページテーブルエントリ
アドレスアキュムレータは、システムバスを介して、メ
インメモリへ３２ビツトアドレスを出力する。

ページテーブルエントリアドレスは、メインメモリ内の
ページテーブル内のラインへのエントリ点を選択する。

ページテーブル内の各ラインは、複数のフィールドを有
しており、対応する仮想アドレスに対して、変換された
実アドレス、システムタグ、保護、ダーティ、参照、及
びページ障害値を有している０図示した如く、ページテ
ーブルからの選択されたラインは、２０ビツトの実アド
レス“ＲＡ”、５ビツトのシステムタグ情報ＳＴ。

４ビツトの保護レベル情報ＰＬ、１ビツトのダーティ情
報Ｄ、１ビツトの参照情報Ｒ１及びページ障害情報ＰＦ
を有している。これらのフィールドは第１１Ａ図及び第
１１Ｂ図を参照して詳細に説明しである。

ＴＬＢのメモリアレイ内に格納する為に、ページテーブ
ルからの選択されたラインはメインメモリからキャッシ
ュＭＭＵ内のＴＬＢへ転送される。

次に、ページテーブル内の丁度参照したラインに対して
、ＴＬＢからの２０ビツトの実アドレスは出力され且つ
キャッシュＭＭＵ内の実アドレスアキュムレータの最高
位２０ビツトへ供給される。

これらの２０ビツトは、最高位２０ビツトとして実アド
レスアキュムレータ内に連接され、仮想アドレスレジス
タ３１０の最小１２桁ピットＶＡ（１１：　Ｏ＞と共に
、実アドレス−アキュムレータからの３２ビツト実アド
レス出力を与える。この実アドレスアキュムレータから
の出力は、次いで。

システムバスを介して、メインメモリへ出力されて、所
望の実アドレス位置を選択する。この実アドレス出力に
応答して、ブロックのワードが格納される為にキャッシ
ュメモリサブシステムへ転送される０次いで、キャッシ
ュＭＭＵは、初期的に要求された１つ又はそれ以上のワ
ードの情報をＣＰＵへ転送する。第１９図に示した１手
順は、レジスタアキュムレータ３１０内に収納されてい
る仮想アドレスがキャッシュＭＭＵのＴＬＢ内にストア
されている対応する変換値を持っていない場合にのみ必
要とされる。従って、キャッシュＭＭＵ内に現在ストア
されている何れのアドレス可能な位置に対しても、変換
データは既に存在している。

これは、キャッシュからメインメモリへの書き戻しの全
ての場合を包含する。

第２０図を参照すると、キャッシュＭＭＵのブロック線
図が示されている。第１図のキャッシュバス１２１又は
１３１へのプロセサはＣＰＵインターフェース６００へ
接続する。キャッシュメモリサブシステム６１０．ＴＬ
Ｂサブシステム６２０、レジスタスタック６３０、シス
テムインターフェース６４０．及びマイクロプログラム
化された制御及びＤＡＴ論理６５０は全てＣＰＵインタ
ーフェース６００へ接続されている。仮想アドレスバス
（すなわち、ＶＡ）はＣＰＵインターフエーツス６００
からキャッシュサブシステム６１０、ＴＬＢサブシステ
ム６２０、及びレジスタスタックサブシステム６３０の
各々へ接続されている。

キャッシュサブシステム６１０からＣＰＵインターフェ
ース６００へのデータ出力バス（即ち、ＤＯ）は、Ｄｏ
　［３１：　００］として示されている、キャッシュメ
モリサブシステム６１０のメモリサブシステムからのデ
ータ出力を接続する。

ｎＤＴ　［：３１　：　００］として示されている双方
向性データバスは、キャッシュＭＭＵによって行われて
いる動作に従って、データ、仮想アドレス。

実アドレス、又は機能コードの選択的結合を与える。ｎ
ＤＴバスは、キャッシュＭＭＵシステム要素６００．６
１０．６２０．６３０．６４０、及び６５０と接続する
。システムインターフェース６４０は一方の側でシステ
ムバスと接続し、且つ内部キャッシュＭＭＵ側でｎＤＴ
バス及び５ＹＲＡバスへ接続する。５ＹＲＡバスは、シ
ステムインターフェース６４０を介して、システムバス
からの実アドレスを、ＴＬＢ６２０及びキャッシュサブ
システム６１０へ供給する６図示した如く、該アドレス
の変位部分を表している最小１２桁ビットは、キャッシ
ュメモリサブシステム６１０へ接続される。最高位２０
ビツトの５ＹＲＡ　［３１：１２］は、５ＹＲＡバスか
らＴＬＢサブシステム６２０へ接続される。制御及びＤ
ＡＴ論理６５０は、ＴＬＢ６２０ミス又はキャッシュサ
ブシステム６１０ミスの後にシステムバスインターフェ
ースと共同し、且つＤＡＴ動作を制御する。

第２１図を参照すると、第２０図のより詳細なブロック
図が示されている。ＣＰＵインターフェース６００の、
キャッシュ出力レジス６０１．キャッシュ入力レジスタ
６０３、及びアドレス入力レジスタ６０５は第８１ｆｉ
に一層詳細に示しである。

第２１図は、読取／修正／書込動作１機能コードレジス
タ６０６、及びトラップエンコーダ６０７を実行する為
のマルチプレクサ６０２、読取−書込論理６０４を更に
示しである。

読取／修正／書込論理６０４は、キャッシュメモリサブ
システム６１０のキャッシュメモリ６１１からのマルチ
プレクサ６１４を介して、及びキャッシュ出力レジスタ
６０１へ及びそこからプロセサ／キャッシュバスへの選
択的相互接続の為のＣＰＵインターフェース６００のマ
ルチプレクサ６０２を介して、キャッシュメモリサブシ
ステム出力のマルチプレクス動作を調整する。別法とし
て、マルチプレクサ６０２は、キャッシュＭＭＵシステ
ム内部のｎＤＴバスを介してシステムバスインターフェ
ース６４０から、又は読取／修正／書込論理６０４から
のデータを受け取ることが可能である。ＲＭＷ論理６０
４は、それへの入力として、キャッシュ出力レジスタ６
０１出力、及びキャッシュ入力レジスタ６０３出−力を
持っている。

機能コードレジスタ６０６及びトラップコードエンコー
ダ６０７はプロセサへ接続される。機能コードレジスタ
６０６は、キャッシュＭＭＵシステムの他の部分へ信号
を供給する為にプロセサから受けとられる機能コードに
応答する。トラップ論理６０７は、キャッシュＭＭＵシ
ステム内からのエラー障害に応答し且つ与えられたエラ
ー障害に対してトラップ論理に応答してプロセサへ出力
を供給する。

第９図を参照して説明した如く、キャッシュメモリサブ
システム６１０は、２つの６４ラインキヤツシユストア
を持ったキャッシュメモリアレイ６１１を有している。

キャッシュメモリアレイ６１１のＷおよびＸ半分の各々
からのカッド語出力は、夫々のカッド妬ラインレジスタ
６１２及び６１６へ供給される。カッド語レジスタ６１
２及び６１６は各々、ＣＰＵインターフェース６００を
介してプロセサ／キャッシュバスへ又はシステムインタ
ーフェース６４０を介してシステムバスへ接続する為に
、ｎＤＴパスへ独立的に接続されている。

キャッシュメモリアレイ６１１のＷ及びＸ半分からの実
アドレス出力は、比較器６１５及び６１７の夫々の各々
１人力へ接続されており、その各々はヒツト／ミス信号
出力を与える。比較器６１５及び６１７の各々の他方の
入力はマルチプレクサ６１８の出力へ接続される。マル
チプレクサ６１８は実アドレスを出力する。実アドレス
入力は、５ＹＲＡバスを介してシステムバスインターフ
ェース６４０から、且つＣＰＵインターフェース６００
を介してプロセサ／キャッシュバスから受け取られる物
理的アドレスに応答してＴＬＢメモリアレイ６２１から
変換された実アドレスを与えるＴＬＢサブシステム６２
０のマルチプレクサ６２２からマルチプレクサ６１８へ
供給される。

カッド語レジスタ６１２及び６１６の各々はマルチプレ
クサ６１４に接続する独立した出力を持っている。マル
チプレクサ６１４は、キャッシュ出力レジスタ６０１へ
の選択的接続をする為にマルチプレクサ６０２へ選択情
報のワードを選択的に出力する。

第９図を参照して説明した如く、マルチプレクサ６１３
は、ＣＰＵインターフェース６００から又はＴＬＢ６２
０からの何れかから、実アドレスの下位部分を選択的に
マルチプレクサ６１３へ接続して、キャッシュメモリア
レイ６１１への選択的出力及び接続をし、その中のライ
ンを選択する。

ＴＬＢメモリアレイ６２１は、アドレス入力レジスタ６
０５を介して出力として、ｎＤＴバスからのアドレス又
はＣＰＵインターフェース６００から供給されるアドレ
スの何れかに応答してその中の選択されたラインから出
力を選択的に与える。

アドレス入力レジスタ６０５の仮想アドレス出力の一部
（即ち、下位部分ビット１２乃至０）は。

ＴＬＢメモリサブシステム６２１へ接続され、且つより
高位の部分（即ち、ビット３１乃至２２）はＴＬＢ６２
０の比較器６２３及び６２４の各々の１人力へ接続され
ている。第９図を参照して説明した如く、Ｗ及びＸ半分
の各々に対して、ＴＬＢメモリアレイサブシステム６２
１からの変換された仮想アドレス出力は比較器６２３及
び６２４の他方の入力へ接続されている。比較器６２３
及び６２４の各々は独立的なヒツト／ミス信号出力を与
える。マルチプレクサ６２２はＴＬＢメモリサブシステ
ム６２１のＷ及びＸ半分からの出力としてそれに接続さ
れる実アドレス入力を持っている。マルチプレクサ６２
２は、比較器６２３及び６２４のヒツト／ミス出力に応
答して、キャッシュメモリサブシステム６１０のマルチ
プレクサ６１８の入力端への変換した実アドレスの出力
を選択的に与える。

アドレス保護論理６２５は、第１９図を参照して説明し
た如く、ページテーブルエントリから初期的にロードさ
れる情報に応答して、成るＴＬＢラインに対しての読取
及び書込アクセスの選択的保護を与える。

レジスタスタック６３０は、２つのセグメントテーブル
オリジナルレジスタ内のセグメントテーブルオリジン値
の格納を与える。レジスタスタック６３０は、セグメン
トテーブル−オリジンスーパーバイザ及びユーザレジス
タ、障害アドレスレジスタＦ、及びエラーアドレスレジ
スタの如きその他のレジスタを有している。

制御及びＤＡＴ論理６５０は、直接アドレス変換論理、
フェッチ論理、書込論理、読取論理、及びＩ１０コマン
ド動作論理を与える。

第２２図を参照すると、第２１図の制御論理マイクロエ
ンジンの詳細なブロック線図が示されている。該マイク
ロエンジンは、リードオンリメモリ７００を有すると共
に、プログラムカウンタ７１０とスタックポインタ７１
５と命令レジスタ７２０とベクトル発生器７３０と条件
コード信号セレクタ７４０と信号コントローラ命令デコ
ーダ７５０と出力レジスタ７６０とを具備するマイクロ
エンジン動作サブシステムを有している。

プログラムカウンタ７１０は、プログラムカウンターア
キュムレータレジスタ７１２と、マルチプレクサ７１３
と、インクリメント論理７１１とを有している。マルチ
プレクサ７１３は、信号コントローラ／命令デコーダ７
５０からの出力としてのマルチプレクス選択信号ＭＵＸ
ＳＬＴに応答して、プログラムカウンターアキュムレー
タレジスタフ１２へ信号出力を与える。これは、ベクト
ル発生器７３０からの８ビツトベクトルアドレス出力、
信号コントローラ／命令デコーダシステム７５０からの
出力としてのＰＣインクリメント信号ＰＣＩＮＧに応答
してインクリメント論理７１１からの次の逐次的プログ
ラムカウンタアドレスの出力、又は命令レジスタ７２０
のブランチアドレスレジスタからの出力としてのブラン
チアドレス、の１つを選択する。マルチプレクサ７１３
の出力は、プログラムカウンタアキュムレータレジスタ
７１２へ供給され、ＰＣ出力アドレスＰＣＯＵＴとして
そこから選択的出力を与える。ｐｃ。

ＵＴはインクリメント論理７１１へ、スタックポインタ
７１５へ、及びリードオンリメモリサブシステム７００
のアドレス選択入力端へ接続される。

第２２図に示した如く、メモリ７００は、各々が５２ビ
ツトの２５６ラインを有しており、各ラインは命令レジ
スタ７２０及び／又は出力レジスタ７６０へ出力される
べき命令及び／又はデータ値を持っている。最大桁ビッ
ト部分（即ち、出力ビツト５１乃至４８）は、リードオ
ンリメモリサブシステム７００から命令レジスタ７２０
の命令レジスタ７２３のタイプへ供給される。これらの
ビットは、該ラインの残りのビットが命令又は制御信号
出力を有しているか否かを表す、該ラインの残りのビッ
ト（即ち、ビット４７乃至Ｏ）は出力レジスタ７６０へ
供給され、且つ命令レジスタ７２０へ供給される。これ
らのビットはブランチアドレスレジスタ７２１　（即ち
、リードオンリメモリ７００出力のビット４０乃至４７
）及び条件コードレジスタ７２２（即ち、ビット２６乃
至０）へ供給される。

命令レジスタ７２３からの出力は、命令レジスタ７２３
から信号コントローラ７５０へ供給される。命令レジス
タ７２３は、信号コントローラ７５０から出力されるＣ
Ｒｈ　ｏ　ｌ　ｄ信号に応答して。

命令タイプ情報を出力する０例えば、リードオンリメモ
リ７００出力のビット４８乃至５１を使用して、０００
は出力命令を表すことが出来、Ｏｏｌはブランチ命令、
０１０はコール命令、０１１は待ち命令、１００はリタ
ーン命令、１ｏ１及び１１０はベクトル動作、１１１は
ｎｏ−ｏｐ動作を夫々表すものとすることが可能である
。

条件コードレジスタ７２２の出力は、条件信号選択論理
７４０へ供給される。条件コードデコーダ７４０は又条
件コード及びそれと結合されたステータス入力を持って
いる。これらの信号は、キャッシュ又はＴＬＢミス、読
取又は書込等の動作のステータスを告げる機能コード、
ステータス及び条件コード情報等を表す。条件コードデ
コーダ７４０は、信号コントローラ７５０へ″′トーク
ン”出力を与えてステータスを表し、且つ更にベクトル
番号をベクトル発生器７３０へ出力する。ミス及び／又
は機能コード情報の組み合わせはベクトルプロセス用の
デスティネーションアドレスを定義する。

信号コントローラ７５０は、ベクトル発生器７３０へ供
給されるベクトル信号ターイミング出力（即ち、ＶＣＴ
ｓ、ＶＣＴｃ）を与える。ベクトル動作が表される場合
、ベクトルアドレスは、マルチプレクサ７１３を介して
プログラムカウンタアキュムレータ７１２内にベクトル
発生器７３０からロードされ、且つＰＣカウンタ７１０
はベクトルルーチンが完了する迄ｔｐクシ−ンス命令イ
ンクリメントされる。

ブランチアドレスレジスタ７２１は、プログラムカウン
タ７１０へ選択的にブランチアドレス信号を出力し、そ
の際に信号コントローラ命令デコーダ７５０から出力さ
れる制御信号に従って使用する。出力レジスタ７６０か
らの信号出力は、信号コントローラ７５０から出力レジ
スタ７６０への出力レジスタ保持”　ＯＲ保持″信号の
選択的出力に応答する。出力レジスタ７６０がら出力さ
れる信号はキャッシュＭＭＵシステムの他のエリアへ供
給され（即ち、制御信号及び／又はデータ）、キャッシ
ュＭＭＵシステムの該他のエリアによって使用される。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明に基づくマイクロプロセサをベースとし
た二重キャッシュ／二重バスシステムアーキテクチャ−
のブロック線図、第２図は第１図の命令インターフェー
スのブロック線図、第３図は第２図の命令インターフェ
ース１００の命令デコーダ１２０のより詳細なブロック
線図、第４図は第１図の命令キャッシュ／プロセサバス
とデータキャッシュ／プロセサバスとシステムバス二重
バス／二重キャッシュシステムを示した電気概略図、第
５図は第４図のキャッシュインターフェースへのシステ
ムバスを示したより詳細な概略図、第６図は命令キャッ
シュＭＭＵとシステムバスとの間のドライバ／レシーバ
を示した電気的概略図。 第７Ａ図乃至第７Ｃ図は本発明で使用される仮想メモリ
と実メモリと仮想アドレス概念とを夫々示した各概略図
、第８図はキャッシュメモリ管理ユニットの電気的ブロ
ック線図、第９図は第８図のキャッシュメモリ管理ユニ
ットの電気的ブロック線図、第１０Ａ図及び第１０Ｂ図
はキャッシュメモリサブシステム３２０内の記憶構造を
示した各概略図、第１１Ａ図及び第１１Ｂ図はＴＬＢメ
モリサブシステム３５０記憶構造をより詳細に示した各
概略図、第１２図はキャッシュメモリカッド語境界組織
を示した概略図、第１３図はＴＬＢサブシステムによっ
て与えられるハードワイヤード化した仮想から実への変
換を示した説明図、第１４図はラインレジスタ及びライ
ン境界レジスタを使用するカッド語境界を支持するキャ
ッシュメモリサブシステム及び関連したキャッシュＭＭ
Ｕアーキテクチャ−を示した概略図、第１５図は第１図
キャッシュＭＭＵシステム１２０及び１３０用のロード
タイミングを示した説明図、第１６図はコピーバックモ
ードにおいてキャッシュＭＭＵへＣＰＵからの記憶及び
ライトスルー動作モードの為のＣＰＵからキャッシュＭ
ＭＵ及びメインメモリへの記憶の為に第１図のキャッシ
ュＭＭＵシステム１２０及び１３０用のストア動作を示
した説明図、第１７Ａ図及び第１７Ｂ図はＣＰＵとキャ
ッシュＭＭＵ及びメインメモリとの間の動作のデータの
流れを示した各説明図、第１８図はＣＰＵとキャッシュ
メモリサブシステムとＴＬＢメモリサブシステムのデー
タの流れ及び状態の流れ相互関係を示した説明図、第１
９図はアドレス変換とデータ格納とロード動作を実行す
る上でＤＡＴ及びＴＬＢサブシステムのデータの流れ及
び動作を示した説明図、第２０図はキャッシュＭＭＵ内
部のバスインターフェース構成を具備するキャッシュＭ
ＭＵシステムのブロック線図、第２１図は第２０図のよ
り詳細な電気的ブロック線図、第２２図は第２１図の制
御論理マイクロエンジン６５０の詳細な電気的ブロック
線図、である。 （符号の説明） １１０：中央処理袋［（ＣＰＵ） １１５ニジステムステータスバス １２０：命令キャッシュメモリ管−環ユニット１２１：
命令バス １３０：データキャッシュメモリ管理ユニット１３１：
データバス １４ｏ：メインメモリ １４１ニジステムバス １５０：Ｉ１０処理−Ｌニット（ＩＯＰ）１５１：Ｉ１
０バス １６０ニジステムクロツク １７０：インタラプトコントローラ １８０：バス調整ユニット 特許出願人　　　フェアチャイルド　セミコンダクタ　
コーポレーション ＬＪＩＪＬＡＪ／ＸＸＸ　　　　　　　　０ＯＯＯＩＸ
ＸＸ　　　　　　　　　ｌＸｌＸＸ−ユニ二＝；１４− 二二＝＝冥！７Ａ− −二：コ；Ｉ９− 二＝至９−２２− 手続補正書坊幻 昭和６１年６月２７日 特許庁長官　　宇　賀　道　部　殿 １６事件の表示　　　昭和６１年　特　許　願　第３８
１２７号２、発明の名称　　　キャッシュＭＭＵシステ
ム３、補正をする者 事件との関係　　　特許出願人 ４、代理人

Claims (1)

1. 【特許請求の範囲】 １、アドレスに応答してデータを選択的に格納し出力す
   るアドレス可能な一次メモリとデータ及びアドレスを出
   力するプロセサとを持ったコンピュータにおいて、集積
   化したキャッシュメモリシステムが、 （ａ）該プロセサと接続し、論理アドレスを受け取り且
   つ前記プロセサと該キャッシュメモリシステムとの間を
   選択的にデジタルシステム情報を接続するプロセサイン
   ターフェース手段、 （ｂ）該一次メモリへ接続し、該一次メモリと該キャッ
   シュメモリシステムとの間を選択的にデジタルシステム
   情報を接続する一次メモリインターフェース手段、 （ｃ）デジタルシステム情報を選択的に格納し且つ出力
   する為のアドレス可能な読取−書込キャッシュメモリ、 （ｄ）前記キャッシュメモリ内に現在格納されているデ
   ジタルシステム情報に対応するアドレスの連合マップを
   格納するタグメモリ、 （ｅ）現在マップしたキャッシュメモリアドレス可能位
   置に対するプロセサアドレス出力の一致に応答してヒッ
   ト信号を供給し且つ前記一致の不存在の決定に応答して
   ミス信号を供給する比較器手段、 （ｆ）前記ヒット信号に応答して前記キャッシュメモリ
   と前記プロセサインターフェースとの間で前記デジタル
   システム情報の複数個のワードを直列的に選択的に接続
   させる為のアクセスコントローラ手段、 （ｇ）ミス信号に応答して該一次メモリと該キャッシュ
   メモリシステムとの間で前記デジタルシステム情報を選
   択的に接続させる為のメモリコントローラ手段、を有す
   ることを特徴とするシステム。 ２、特許請求の範囲第１項において、該一次メモリが物
   理的なアドレスに応答し、且つ該プロセサが論理アドレ
   スを出力し、前記システムが所定の論理から物理的対応
   物への変換に従って前記ミス信号に応答して該プロセサ
   からの論理的アドレス出力に対応する物理的アドレスを
   該一次メモリインターフェスへの出力として供給するメ
   モリ管理手段を有することを特徴とするシステム。 ３、アドレスに応答してデータを選択的に格納し出力す
   るアドレス可能な一次メモリとデータ及びアドレスを出
   力するプロセサとを持ったコンピュータにおいて、集積
   化したキャッシュメモリシステムが、 （ａ）該プロセサと接続し、論理アドレスを受け取り且
   つ前記プロセサと該キャッシュメモリシステムとの間を
   選択的にデジタルシステム情報を接続するプロセサイン
   ターフェース手段、 （ｂ）前記プロセサインターフェース手段と共に高速で
   前記情報の転送を行う為にデジタルシステム情報の複数
   個のワードを選択的に格納する為のインターフェースレ
   ジスタ手段。 （ｃ）該一次メモリへ接続し、該一次メモリと該キャッ
   シュメモリシステムとの間を選択的にデジタルシステム
   情報を接続する一次メモリインターフェース手段、 （ｄ）デジタルシステム情報を選択的に格納し且つ出力
   する為のアドレス可能な読取−書込キャッシュメモリ、 （ｅ）前記キャッシュメモリ内に現在格納されているデ
   ジタルシステム情報に対応するアドレスの連合マップを
   格納するタグメモリ、 （ｆ）現在マップしたキャッシュメモリアドレス可能位
   置に対するプロセサアドレス出力の一致に応答してヒッ
   ト信号を供給し且つ前記一致の不存在の決定に応答して
   ミス信号を供給する比較器手段、 （ｇ）前記ヒット信号に応答して前記プロセサインター
   フェース手段へ出力する為に前記キャッシュメモリと前
   記インターフェースレジスタ手段との間で前記デジタル
   システム情報の複数個のワードを選択的に転送させる為
   のアクセスコントローラ手段、 （ｈ）ミス信号に応答して該一次メモリと該キャッシュ
   メモリシステムとの間で前記デジタルシステム情報の複
   数個のワードを選択的に接続させる為のメモリコントロ
   ーラ手段、を有することを特徴とするシステム。 ４、特許請求の範囲第３項において、前記プロセサイン
   ターフェースから前記デジタルシステム情報内に受けと
   られたアドレスを選択的に格納し且つ出力する為のイン
   クリメント可能なプログラムカウンタを有しており、前
   記アクセスコントローラ手段は、前記プログラムカウン
   タかの前記アドレス出力と関連する前記デジタルシステ
   ム情報を転送する手段と、前記インターフェースレジス
   タと前記プロセサインターフェース手段との間で前記デ
   ジタルシステム情報の前記複数個のワードの転送を与え
   る為に該プログラムカウンタアドレスを出力し又前記プ
   ログラムカウンタを繰り返しインクリメントする手段と
   を有していることを特徴とするシステム。 ５、システムバスを介してメインメモリへ接続されると
   共にプロセサ／キャッシュバスを介してプロセサへ独立
   的に接続されている集積化したキャッシュメモリ管理シ
   ステムにおいて、該メインメモリからそれへ接続される
   データを選択的に格納し且つ前記格納したデータを前記
   プロセサへ選択的に出力する為のキャッシュメモリ手段
   、該プロセサからの出力としてアドレスに応答して該キ
   ャッシュメモリサブシステムへ物理的アドレスを出力す
   る為のアドレス変換手段、該キャッシュメモリシステム
   をアクセスし且つ該メインメモリからのデータでロード
   する為に該キャッシュメモリ管理システムによる要求に
   より該システムバスを介して実アドレス出力を該メイン
   メモリへ供給するメインメモリ管理手段、を有すること
   を特徴とするシステム。 ６、特許請求の範囲第５項において、前記アドレス変換
   手段は、不揮発性の仮想から物理的なアドレス変換を与
   える為にハードワイヤード構成としたページ変換サブシ
   ステムを有することを特徴とするシステム。 ７、特許請求の範囲第５項において、該アドレス変換手
   段は該プロセサから受けとられたコマンドに応答するこ
   とを特徴とするシステム。 ８、特許請求の範囲第５項において、該アドレス変換手
   段は該システムバスから受け取られたコマンドに応答す
   ることを特徴とするシステム。 ９、特許請求の範囲第５項において、前記キャッシュメ
   モリ管理システムが、該キャッシュメモリ手段に対して
   選択的に無効化し、読取、且つ書込する為に該システム
   バス及び該変換論理手段から受け取ったコマンドに応答
   する手段を有することを特徴とするシステム。 １０、特許請求の範囲第５項において、更に、前記キャ
   ッシュメモリ管理システムが該システムバスを介して該
   メインメモリへアクセスすることを要求する場合にバス
   要求出力を発生する為の該システムバスへ接続されてい
   るバス要求手段、バス許可信号の受け取りに応答して前
   記キャッシュメモリサブシステムを活性化させて該シス
   テムバスを介してメインメモリと相互干渉させる為のバ
   ス許可手段、を有しており、前記キャッシュメモリシス
   テムは外部バスアービタシステムへ接続されておりそれ
   らの間でバス要求信号及びバス許可信号を結合させるこ
   とを特徴とするシステム。 １１、特許請求の範囲第５項において、前記キャッシュ
   メモリ手段は２方向セット連合メモリであることを特徴
   とするシステム。 １２、特許請求の範囲第５項において、前記アドレス変
   換手段は２方向セット連合メモリを有していることを特
   徴とするシステム。 １３、プロセサ／キャッシュバスを介してプロセサへ接
   続され且つシステムバスを介してメインメモリへ接続さ
   れるキャッシュメモリ管理システムにおいて、該プロセ
   サ／キャッシュバスを介して該キャッシュシステムと該
   プロセサとの間でデータを接続するプロセサインターフ
   ェース手段、該システムバスを介して該キャッシュシス
   テムと該メインメモリとの間でデータを接続するシステ
   ムバスインターフェース手段、外部的に供給された入力
   アドレスに応答して実アドレス出力を選択的に供給する
   アドレス変換手段、該外部的に入力されたアドレス及び
   前記アドレス変換手段の前記実アドレス出力に応答して
   連合した態様でデータを格納すると共に出力するキャッ
   シュメモリ手段であってその中の要求されアドレスされ
   た位置に対して有効なデータが存在することを決定する
   為のヒット／ミス論理を具備しているキャッシュメモリ
   手段、変換情報及びメインメモリからのデータを該キャ
   ッシュにロードする為にキャッシュメモリシステムのミ
   スに基づきメインメモリをアクセスするコントローラ手
   段、を有することを特徴とするシステム。 １４、特許請求の範囲第１３項において、前記アドレス
   変換手段が、２方向セット連合メモリシステムを有して
   いることを特徴とするシステム。 １５、特許請求の範囲第１３項において、前記コントロ
   ーラ手段が、セグメントテーブルオリジンアドレスレジ
   スタ、該セグメントテーブルオリジンアドレスとプロセ
   サが供給した外部的に入力されたアドレスに応答してペ
   ージテーブルエントリアドレスを得る為に該システムバ
   スを介してメインメモリを選択的にアクセスする手段を
   具備する直接アドレス変換手段、前記ページテーブルエ
   ントリアドレス及び該プロセサが供給したアドレスに応
   答してメインメモリからページテーブル変換及びシステ
   ム情報を得る為に該システムバスを介してメインメモリ
   を選択的にアクセスする手段、前記変換とシステム情報
   を前記アドレス変換手段内に格納する手段、前記アドレ
   ス変換手段に応答して該メインメモリから該キャッシュ
   メモリ手段へデータを転送する為に該システムバスを介
   して該メインメモリをアクセスする手段、を有すること
   を特徴とするシステム。 １６、特許請求の範囲第１５項において、前記システム
   情報が保護レベルデータを有しており、前記キャッシュ
   システムが前記保護レベルデータに応答してキャッシュ
   メモリアクセスを選択的に制限する為の保護手段を有し
   ていることを特徴とするシステム。 １７、特許請求の範囲第１５項において、該システム情
   報がシステムタグデータを有しており、且つ前記キャッ
   シュシステムは前記システムタグデータに応答して予め
   定めた複数個のモードの内の１つで選択的に動作するこ
   とを特徴とするシステム。 １８、特許請求の範囲第１７項において、前記モードは
   ライトスルー／コピーバック及びキャッシュ可能／キャ
   ッシュ不能を有していることを特徴とするシステム。 １９、特許請求の範囲第１３項において、前記キャッシ
   ュメモリ手段が、アドレス可能なブロック当り４ワード
   ブロック内にデータを格納すると共に出力する為の読取
   −書込メモリアレイ、現在アクティブの要求されたアド
   レスに対応するデータの４ワードブロックを格納すると
   共に出力する為のラインレジスタ、該ラインレジスタ内
   に現在格納されているワードのブロックに対しての開始
   アドレスを格納する為の境界レジスタ、該現在要求され
   たアドレスが該ラインレジスタ内に格納されているデー
   タと何時一致するかを決定する為の境界検知手段、一致
   を決定する該境界検知手段に応答して該プロセサインタ
   ーフェースを介して該ラインレジスタから該プロセサへ
   ワードを選択的に出力させる手段、該キャッシュメモリ
   アレイから該ラインレジスタへそこから出力する為にデ
   ータを該要求されアドレスされた位置へ選択的に転送す
   る手段であって該境界レジスタを該夫々の要求されたア
   ドレスでローディングする手段を具備した転送手段、を
   有することを特徴とするシステム。