JPS61275792A - Display unit - Google Patents
Display unitInfo
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- JPS61275792A JPS61275792A JP60116712A JP11671285A JPS61275792A JP S61275792 A JPS61275792 A JP S61275792A JP 60116712 A JP60116712 A JP 60116712A JP 11671285 A JP11671285 A JP 11671285A JP S61275792 A JPS61275792 A JP S61275792A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
[産業上の利用分野J
本発明は一画面上に複数の独立した画像情報を表示可能
な表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application J] The present invention relates to a display device capable of displaying a plurality of independent image information on one screen.
[開示の概要]
本明細書及び図面は、一画面上に複数の独立した画像情
報を表示可能な表示装置において、少なくとも2つの独
立した画像情報を表示可能な表示装置であって、前記画
像情報を格納する少なくとも2つの表示メモリと、前記
表示メモリの有効表示領域を指示するマスクメモリと、
前記画像情報の表示順序を決定する表示順序決定手段と
を備え、前記表示メモリに対応する各マスクメモリによ
って指示された前記表示メモリの領域を、前記表示順序
決定手段によって決定された順序で表示するようにし、
一画面上に表示された複数の画面の表示順序を高速に変
更可能にした表示装置の技術を開示するものである。[Summary of the Disclosure] This specification and the drawings disclose a display device capable of displaying a plurality of independent image information on one screen, the display device capable of displaying at least two independent image information, wherein the image information at least two display memories for storing the information, and a mask memory for indicating an effective display area of the display memories;
display order determining means for determining the display order of the image information, and displaying areas of the display memory designated by each mask memory corresponding to the display memory in the order determined by the display order determining means. So,
This invention discloses a technology for a display device that makes it possible to quickly change the display order of multiple screens displayed on one screen.
[従来の技術J
従来、複数の画像情報を重ね合わせてCRT等に表示す
る場合、第1の方法としては、ソフトウェアの処理によ
りこれら画像の表示情報を目的とする表示順序に重ね合
わせた結果を一画面分の表示用メモリ上に作成し、CR
T等に表示していた。又、第2の方法としては、複数の
独立した画像情報毎に表示メモリを持ち、その表示メモ
リの重ね合わせの順序が回路により固定されており、そ
の順序に従って各画像情報を重ね合わせることによりC
’RT等に表示していた。しかし、前述の第1の手法で
は、ソフトウェアの処理に多くの時間を必要とし、重ね
合わせの順序を入れ換えたり、例えばある画像の表示情
報を上下左右にずらしたすする場合、新しい重ね合わせ
の結果の画面情報を作成するのに長い時間を要する。[Prior Art J] Conventionally, when multiple pieces of image information are superimposed and displayed on a CRT or the like, the first method is to use software processing to superimpose the display information of these images in the desired display order. Created on display memory for one screen, CR
It was displayed on T. In the second method, a display memory is provided for each of a plurality of independent image information, and the order in which the display memories are superimposed is fixed by a circuit.By superimposing each image information according to that order, the C
'It was displayed on RT, etc. However, the first method described above requires a lot of time for software processing, and if you change the order of superimposition or, for example, shift the display information of a certain image vertically or horizontally, the new superimposition result It takes a long time to create screen information.
又、第2の手法では画像の重ね合わせの順序が固定され
てしまっているため、重ね合わせの順序を入れ換えるた
めには、その各画像の表示メモリを書き換えて、目的の
重ね合わせ面になる様にする必要があり、これは大量の
情報を書き換えるため多くの処理時間を要する。In addition, in the second method, the order of overlapping images is fixed, so in order to change the order of overlapping, the display memory of each image must be rewritten so that the desired overlapping plane is obtained. This requires a lot of processing time as it rewrites a large amount of information.
この様に従来の技術では、一画面上に複数の独立した画
像表示を行う多重画面表示で、各画像の重ね合わせ順序
を入れ換えたり、重ね合わせられた各画像にさらに画像
を生成、消滅させるには多くの時間を要するという欠点
があった。In this way, with conventional technology, in multi-screen display where multiple independent images are displayed on one screen, it is not possible to change the order in which each image is superimposed, or to generate or eliminate additional images for each superimposed image. has the disadvantage that it takes a lot of time.
[発明が解決しようとする問題点]
本発明は上記従来例に鑑みてなされたもので、一画面上
に表示された複数の画面の表示順序を高速に変更可能に
した表示装置を提供することにある。[Problems to be Solved by the Invention] The present invention has been made in view of the above-mentioned conventional example, and an object of the present invention is to provide a display device that can quickly change the display order of a plurality of screens displayed on one screen. It is in.
L問題点を解決するための手段]
この問題を解決する一手段として、例えば第1図に示す
実施例の表示装置は、画像情報を格納する表示メモリ1
2,22.32と、前記表示メモリの有効表示領域を指
示するマスクメモリ11゜21.31と、前記画像情報
の表示順序を決定する表示順序決定手段としてのマトリ
クス回路30を備える。Means for Solving Problem L] As a means for solving this problem, for example, the display device of the embodiment shown in FIG.
2, 22, and 32, a mask memory 11, 21, and 31 for indicating the effective display area of the display memory, and a matrix circuit 30 as display order determining means for determining the display order of the image information.
[作用J
かかる第1図の構成において1表示メモリ12.22.
32に対応する各マスクメモリ11.21.31によっ
て指示された表示メモリ12.22.32の有効領域を
、マトリクス回路30によって決定された表示順序で表
示部43に送出し表示する。[Function J] In the configuration shown in FIG. 1, one display memory 12.22.
The valid areas of the display memories 12, 22, 32 designated by the respective mask memories 11, 21, 31 corresponding to 32 are sent to the display unit 43 for display in the display order determined by the matrix circuit 30.
[実施例」
以下、添付図面に従って本発明の実施例を詳細に説明す
る。[Embodiments] Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[表示装置の構成図(第1図)]
第1図は本発明に係る一実施例の表示装置の構成図を示
したもので、この例では3画面を表示する場合の構成を
示している。[Configuration diagram of display device (FIG. 1)] FIG. 1 shows a configuration diagram of a display device according to an embodiment of the present invention, and this example shows the configuration for displaying three screens. .
図中10は装置全体を制御する制御部で、マイクロプロ
セッサ100やROMI 01、RAMIO2等を備え
ている。11,21.31は各画面に対応したマスクメ
モリ、12,22.32は各画面に対応した表示メモリ
で、これらはいずれも各メモリの1ビツトが画面の1ビ
ツトに対応し、各表示メモリ12,22.32のビット
が1のときはそのドツトが点灯し、ビットが0のときは
消灯するようになっていて、各々のメモリは画面のドツ
トサイズ分の容量を有している。また各マスクメモリ1
1,21.31のビットが1のときはその画面より下の
画面の情報を有効にし、Oのときは下の画面の情報を無
効にして、その画面の表示情報を有効にすることを意味
している。In the figure, 10 is a control unit that controls the entire device, and includes a microprocessor 100, ROMI 01, RAMIO 2, and the like. 11, 21, 31 are mask memories corresponding to each screen, 12, 22, 32 are display memories corresponding to each screen, and in each of these, 1 bit of each memory corresponds to 1 bit of the screen, and each display memory When the bits 12, 22, and 32 are 1, the dots are turned on, and when the bits are 0, the dots are turned off, and each memory has a capacity equal to the size of the dot on the screen. In addition, each mask memory 1
1, 21. When the bit 31 is 1, the information on the screen below that screen is enabled, and when it is O, it means that the information on the screen below is disabled and the display information on that screen is enabled. are doing.
30は上記3画面分の表示メモリとマスクメモリの表示
順序、即ち重ね合わせ順序を決定するマトリクス回路で
、n画面が表示可能な場合にはnXnビット、本例の3
画面の場合には3×3ビツトのメモリ33を有し、上記
3画面分のマスク情報ビット(Mz 、 M2 、 M
3 ) 、表示情報ピッ) (Px 、P2 、P3)
を入れ換えて3画面分の出力(A M z〜AM3.A
Px〜AP3)を出力 ゛する。41.42は重
ね合わせ回路、43はCRT等の表示部、60はメモリ
33を書き換えるパスラインである。30 is a matrix circuit that determines the display order of the display memory and mask memory for the three screens, that is, the superimposition order; when n screens can be displayed, nXn bits, 3 in this example;
In the case of a screen, it has a 3×3 bit memory 33, and the mask information bits (Mz, M2, M
3) Display information (Px, P2, P3)
3 screens worth of output (A M z ~ AM3.A
Px~AP3) is output. 41 and 42 are superposition circuits, 43 is a display unit such as a CRT, and 60 is a pass line for rewriting the memory 33.
いま3×3の変換マトリクスを(Aij)で表わすと、
今、例えば(Aij)を
とすると、API =P2 、Ar1 =Px 、AP
3=P3となり重ね合わせ順序をP2 * P x r
P 3の順序で行なう様に1重ね合わせ回路41.4
2に出力した事になる。同様の変換はCMx、M2、M
3)→(AMt 、AM2 、AM3 )に対しても行
なわれる。Now, let us express the 3×3 transformation matrix by (Aij). Now, for example, if we take (Aij), then API = P2, Ar1 = Px, AP
3=P3, and the superimposition order is P2 * P x r
1 superposition circuit 41.4 to perform in the order of P 3
This means that it is output to 2. Similar transformations are CMx, M2, M
3) → (AMt, AM2, AM3) is also performed.
第2図は上記重ね合わせ順序で表示した画面の一例を示
したもので、上記の順序に従いP3の情報を表示する画
面13.Pxの情報を表示する画面14、P2の情報を
表示する画面15の順に表示されている。FIG. 2 shows an example of a screen displayed in the above-mentioned order of superimposition, and screen 13. A screen 14 displaying information on Px and a screen 15 displaying information on P2 are displayed in this order.
[マトリクス回路の説明(第1図)(第3図)]第3図
は上記マトリクス演算を実現するマトリクス回路30の
例である。図中、A11〜A33は3×3のマトリクス
を記憶するメモリ33の各1ビツトを示し、入力P1.
P2.P3は3画面分の表示メモリ12,22.32か
らの入力。[Description of Matrix Circuit (FIG. 1) (FIG. 3)] FIG. 3 is an example of a matrix circuit 30 that implements the above matrix operation. In the figure, A11 to A33 each represent one bit of the memory 33 that stores a 3×3 matrix, and inputs P1.
P2. P3 is input from display memory 12, 22, 32 for three screens.
APz 、Ar1 、Ar1が入れ換え後の3画面の出
力データである。300〜308はANDゲート回路、
309〜311はORゲート回路である。また各マスク
メモリ11,21.31よりの入力情報M 1 + M
21 M 3も第3図の回路と全く同様の回路構成の
回路により変換され、前述と同様の変換マトリクス(a
tj)の場合はAMl =M2 、AM2 =M1.A
M3 =M3となる。APz, Ar1, and Ar1 are the output data of the three screens after replacement. 300 to 308 are AND gate circuits,
309 to 311 are OR gate circuits. In addition, input information M 1 + M from each mask memory 11, 21.31
21 M 3 is also converted by a circuit having exactly the same circuit configuration as the circuit shown in FIG.
tj), AMl = M2, AM2 = M1. A
M3=M3.
このマトリクス回路30によりA11〜A33の個に応
じて、3画面分の入力情報P1.Ml。This matrix circuit 30 generates input information P1 for three screens according to the numbers A11 to A33. Ml.
P2.M2、P3.M3は順序が入れ換えられ、A P
x + A M x + A P 2 1 A
M 2 1 A P 3+A M 3となって出力され
る。 Apl 、AMPは最も下になる画面であるため
、それより下の面の情報の有効、黒効を決めるAM、の
信号は不要である。P2. M2, P3. M3 is reordered and A P
x + A M x + A P 2 1 A
M 2 1 A P 3 + A M 3 is output. Since Apl and AMP are the lowest screen, the signal AM, which determines the effectiveness of information on the lower surface and the black effect, is unnecessary.
41は第1面のAPlの上に第2面を重ねた情報(A
P I A P 2 ) A P 2を作り、又4
2はさらにその上に第3面を重ねた情報((APIAM
2 ) Ar1 ) AM3 ) Ar1を作り
、表示部43に送る重ね合わせ回路である。この様にし
て、表示部43には目的の順序で重ね合わせられた表示
情報が送られる。41 is the information (A
P I A P 2) Make A P 2, and also 4
2 is the information ((APIAM
2) Ar1) AM3) This is a superimposition circuit that creates Ar1 and sends it to the display section 43. In this way, display information superimposed in the desired order is sent to the display unit 43.
一方、制御部10は51,52.53のデータバスを通
じて3つの表示メモリ12,22.32及びマスクメモ
リ11,21.31を読み書きでき表示部の表示内容を
変更する事ができる。又、60のデータバスを通じて第
3図のマトリクス回路30のメモリ33のマトリクス情
報ALL〜A33を書き換える事ができ、その事により
前述した作用に基づき画面の重ね合わせ順序即ち表示順
序を変更する事ができる。On the other hand, the control section 10 can read and write the three display memories 12, 22.32 and the mask memories 11, 21.31 through data buses 51, 52.53, and can change the display contents of the display section. Further, matrix information ALL to A33 in the memory 33 of the matrix circuit 30 shown in FIG. 3 can be rewritten through the data bus 60, and thereby the overlapping order of the screens, that is, the display order can be changed based on the above-mentioned action. can.
[制御部の動作フローチャートの説明
(第1図)(第4図)]
第4図は制御部10の動作フローチャートを示したもの
で、例えば図示しない入力部等よりの入力情報により動
作が開始される。まずステップS1で入力した情報が画
面の表示データの変更情報かどうかをみる。変更情報の
ときはステップS2に進み対応する画面の表示メモリ(
12,22゜32のいずれか)を変更する。一方、ステ
ップS1で表示データの変更でないときはステップS3
に進み1画面の生成又は消去の指示かどうかをみる。そ
の場合はステップS4に進み、対応する画面のマスクメ
モリ(11,21,31のいずれか)を書き換、える、
ステップS3でそれ以外の指示のときはステップS5に
進み、画面の表示位置の変更かをみる。そうでなければ
ステップS6に進み対応するその他の処理を行う、表示
位置の変更指示のときはステップS7に進みマトリクス
回路30のメモリ33の変換マトリクスの内容をバス6
0を通して書き換えて画面の重ね合わせ順序を決定する
。[Explanation of the operation flowchart of the control unit (Fig. 1) (Fig. 4)] Fig. 4 shows an operation flowchart of the control unit 10. For example, the operation is started by input information from an input unit (not shown), etc. Ru. First, it is checked whether the information input in step S1 is information for changing the display data on the screen. If the information is changed, the process advances to step S2 and the display memory of the corresponding screen (
12, 22°32). On the other hand, if the display data is not changed in step S1, step S3
Go to , and check whether it is an instruction to create or delete one screen. In that case, proceed to step S4, and rewrite and update the mask memory (any of 11, 21, or 31) of the corresponding screen.
If the instruction is other than that in step S3, the process advances to step S5 to see if the display position of the screen has been changed. If not, the process advances to step S6 and other corresponding processing is performed.If the instruction is to change the display position, the process advances to step S7 and the contents of the conversion matrix in the memory 33 of the matrix circuit 30 are transferred to the bus 6.
Rewriting through 0 determines the overlapping order of the screens.
なお本実施例では3画面の場合について説明したがこれ
に限定されるものでない。また各マスクメモリは表示用
メモリと同じ構成であるとして説明したが、表示画面上
のライン数またはカラム数によって指定するようにして
も良く、また表示用メモリのアドレスによって表示メモ
リの有効、無効を指示するようにしても良い。Note that although the present embodiment describes the case of three screens, the present invention is not limited to this. Furthermore, although each mask memory has been explained as having the same configuration as the display memory, it may also be specified by the number of lines or columns on the display screen, and the display memory can be enabled or disabled by the address of the display memory. You may also give instructions.
[発明の効果」
以上説明したように本発明によれば、極めて容易に且つ
高速に、各表示画面の表示順序を変更する事ができると
いう効果がある。[Effects of the Invention] As explained above, according to the present invention, there is an effect that the display order of each display screen can be changed extremely easily and quickly.
第1図は本発明の一実施例の表示装置の構成図、
第2図は表示の一例を示す図、
第3図はマトリクス回路図、
第4図は制御部の動作を示すフローチャート図である。
図中、10・・・制御部、11,21.31・・・マス
クメモリ、12,22.32・・・表示メモリ、30・
・・マトリクス回路、33・・・メモリ、41.42・
・・重ね合わせ回路、43・・・表示部、300〜30
8・・・ANDゲート回路、309〜311・・・OR
ゲート回路である。FIG. 1 is a configuration diagram of a display device according to an embodiment of the present invention, FIG. 2 is a diagram showing an example of a display, FIG. 3 is a matrix circuit diagram, and FIG. 4 is a flowchart diagram showing the operation of a control section. . In the figure, 10... control unit, 11, 21. 31... mask memory, 12, 22. 32... display memory, 30...
・・Matrix circuit, 33・・Memory, 41.42・
...Superposition circuit, 43...Display section, 300-30
8...AND gate circuit, 309-311...OR
It is a gate circuit.
Claims (3)
表示装置であつて、前記画像情報を格納する少なくとも
2つの表示メモリと、前記表示メモリの有効表示領域を
指示するマスクメモリと、前記画像情報の表示順序を決
定する表示順序決定手段とを備え、前記表示メモリに対
応する各マスクメモリによつて指示された前記表示メモ
リの領域を、前記表示順序決定手段によつて決定された
順序で表示するようにしたことを特徴とする表示装置。(1) A display device capable of displaying at least two independent pieces of image information, including at least two display memories that store the image information, a mask memory that indicates an effective display area of the display memory, and the image information. display order determining means for determining the display order of the display memory, and displaying areas of the display memory designated by each mask memory corresponding to the display memory in the order determined by the display order determining means. A display device characterized in that:
正方行列情報を格納する格納手段を備え、前記格納手段
は書き換え可能であることを特徴とする特許請求の範囲
第1項記載の表示装置。(2) The display order determining means includes a storage means for storing n-th square matrix information for determining the display order, and the storage means is rewritable. Display device.
の数に対応していることを特徴とする特許請求の範囲第
2項記載の表示装置。(3) The display device according to claim 2, wherein the order of the n-th square matrix of the storage means corresponds to the number of display memories.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60116712A JPH087568B2 (en) | 1985-05-31 | 1985-05-31 | Display controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP60116712A JPH087568B2 (en) | 1985-05-31 | 1985-05-31 | Display controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61275792A true JPS61275792A (en) | 1986-12-05 |
JPH087568B2 JPH087568B2 (en) | 1996-01-29 |
Family
ID=14693944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60116712A Expired - Lifetime JPH087568B2 (en) | 1985-05-31 | 1985-05-31 | Display controller |
Country Status (1)
Country | Link |
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EXPY | Cancellation because of completion of term |