JPS61272964A - 半導体抵抗素子 - Google Patents
半導体抵抗素子Info
- Publication number
- JPS61272964A JPS61272964A JP60115855A JP11585585A JPS61272964A JP S61272964 A JPS61272964 A JP S61272964A JP 60115855 A JP60115855 A JP 60115855A JP 11585585 A JP11585585 A JP 11585585A JP S61272964 A JPS61272964 A JP S61272964A
- Authority
- JP
- Japan
- Prior art keywords
- resistance element
- fet
- gate
- terminal
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体基板上に多数のショットキー接合型、あるいは接
合型ＦＥＴを能動素子として形成する集積回路装置にお
いて、これら能動素子を相互に、あるいは外部回路と接
続するに当たり必要とする抵抗素子は、通常基板上にＦ
ＥＴの形成とは別のプロセスで、形成されるためバラツ
キが大きい。
合型ＦＥＴを能動素子として形成する集積回路装置にお
いて、これら能動素子を相互に、あるいは外部回路と接
続するに当たり必要とする抵抗素子は、通常基板上にＦ
ＥＴの形成とは別のプロセスで、形成されるためバラツ
キが大きい。
本発明ではＦＥＴ自体を精度の高い抵抗素子として使用
することを目的とする。
することを目的とする。
本発明は、能動素子としてショットキー接合型ＦＥＴ
（ＭＥＳＦＥＴと略す）、あるいは接合型ＦＥＴ （Ｊ
ＦＥＴと略す）を主とせる集積回路装置において、これ
らＦＥＴに接続される基板上の抵抗素子に関する。
゛ 多数のＭＥＳＦＥＴあるいはＪＦＥＴを一つの基板上に
形成する集積回路装置において、これらを相互に接続し
たり、あるいは外部回路と接続するのに必要とする抵抗
素子は通常基板上に不純物領域として形成される。
（ＭＥＳＦＥＴと略す）、あるいは接合型ＦＥＴ （Ｊ
ＦＥＴと略す）を主とせる集積回路装置において、これ
らＦＥＴに接続される基板上の抵抗素子に関する。
゛ 多数のＭＥＳＦＥＴあるいはＪＦＥＴを一つの基板上に
形成する集積回路装置において、これらを相互に接続し
たり、あるいは外部回路と接続するのに必要とする抵抗
素子は通常基板上に不純物領域として形成される。
これらの抵抗素子は電流制限用、あるいは電圧の分割用
等多くの目的に使用されるが、精度の高い抵抗値を得る
のに問題があり、改善を要望されている。
等多くの目的に使用されるが、精度の高い抵抗値を得る
のに問題があり、改善を要望されている。
これらの抵抗素子は、基板上に素子領域をパターンニン
グして不純物の導入を行い、その領域の不純物の濃度と
、パターンニングの寸法により必要とする抵抗値を得る
方法が一般にとられている。
グして不純物の導入を行い、その領域の不純物の濃度と
、パターンニングの寸法により必要とする抵抗値を得る
方法が一般にとられている。
抵抗値の精度をあまり問題としない場合は、この方法で
も充分であるが、抵抗値を正確にコントロールする必要
のある場合には、信頼度の高い集積回路を得ることが出
来ない。
も充分であるが、抵抗値を正確にコントロールする必要
のある場合には、信頼度の高い集積回路を得ることが出
来ない。
特に正確なる抵抗特性、あるいは電位の変化を与える必
要がある回路の一例として、タングステンシリサイド（
ＷＳｉ）をゲートメタルとせるＧａＡｓ−ＦＥＴを使用
したレベルシフト回路について説明する。
要がある回路の一例として、タングステンシリサイド（
ＷＳｉ）をゲートメタルとせるＧａＡｓ−ＦＥＴを使用
したレベルシフト回路について説明する。
第５図は抵抗を用いたレベルシフト回路を示す。
図において１は前段よりの入力端子、２は出力端子を表
す。Ｑ、、 ＱｚはそれぞれＦＥＴを表し、抵抗Ｒを間
に挟んで電源Ｖ０に接続される。
す。Ｑ、、 ＱｚはそれぞれＦＥＴを表し、抵抗Ｒを間
に挟んで電源Ｖ０に接続される。
トランジスタＱ２はノーマリオン型のＦＥＴで、ゲート
電極とソース電極は短絡されていて、これによって規制
されるドレイン電極ＩＤＳによって抵抗Ｒの両端に生ず
る電位降下、即ちＩ＋＋ｓＸＲがシフト電圧を決定する
。
電極とソース電極は短絡されていて、これによって規制
されるドレイン電極ＩＤＳによって抵抗Ｒの両端に生ず
る電位降下、即ちＩ＋＋ｓＸＲがシフト電圧を決定する
。
上記の回路よりも更に精度の高いシフト電圧を得る方法
として、ショットキーダイオードＤＩを第５図のＲの代
わりに用いた例を第６図に示す。
として、ショットキーダイオードＤＩを第５図のＲの代
わりに用いた例を第６図に示す。
ショットキーダイオードは、基板上にＦＥＴとは別工程
で形成することも可能であるが、ＭＥＳＦＥＴの場合は
、同時に形成することも可能である。
で形成することも可能であるが、ＭＥＳＦＥＴの場合は
、同時に形成することも可能である。
ショットキーダイオードは立ち上がり電圧が略一定で、
一定のシフト電圧を与えるのに好都合である。− ＷＳｉをメタルとして、ＧａＡｓ基板にできるショット
キーダイオードの場合、−個のダイオードで約０．６■
のシフト電圧を得ることが出来る。
一定のシフト電圧を与えるのに好都合である。− ＷＳｉをメタルとして、ＧａＡｓ基板にできるショット
キーダイオードの場合、−個のダイオードで約０．６■
のシフト電圧を得ることが出来る。
上記に述べた、従来の技術の抵抗を基板上に形成する方
法は、基板に抵抗の形成領域をパターンニングすること
が必要であり、更に、不純物のイオン打ち込みアニール
等のプロセスを伴う。
法は、基板に抵抗の形成領域をパターンニングすること
が必要であり、更に、不純物のイオン打ち込みアニール
等のプロセスを伴う。
これらの工程は、それぞれ寸法の誤差、あるいはプロセ
スコントロールのバラツキ等により抵抗・値の変動を与
える要素となる。
スコントロールのバラツキ等により抵抗・値の変動を与
える要素となる。
また、ショットキーダイオードを用いる方法は、シフト
電圧の精度は高いが、一定であり、任意の電圧に選択す
ることが出来ない。僅かにダイオードを複数個、直列に
接続することにより一個の場合の倍数のシフト電圧を得
ることが出来る。
電圧の精度は高いが、一定であり、任意の電圧に選択す
ることが出来ない。僅かにダイオードを複数個、直列に
接続することにより一個の場合の倍数のシフト電圧を得
ることが出来る。
上記問題点は、基板上に抵抗素子の形成に当たり、ＭＥ
Ｓ Ｆ ＥＴあるいはＪＦＥＴの構造として形成し、
ゲート電極とドレイン電極を接続する方法で、抵抗素子
として用いることよりなる本発明の方法により解決され
る。
Ｓ Ｆ ＥＴあるいはＪＦＥＴの構造として形成し、
ゲート電極とドレイン電極を接続する方法で、抵抗素子
として用いることよりなる本発明の方法により解決され
る。
即ち、抵抗素子としては、ＦＥＴのゲート電極とドレイ
ン電極とを接続して一つの端子とし、この端子とソース
電極間をゲート電極の立ち上がり電圧ＶＦ以下の範囲で
、抵抗素子として回路構成して用いる。
ン電極とを接続して一つの端子とし、この端子とソース
電極間をゲート電極の立ち上がり電圧ＶＦ以下の範囲で
、抵抗素子として回路構成して用いる。
上記抵抗素子として用いるＦＥＴの形成を、他の能動素
子として用いるＦＥＴと同時に同じプロセスで形成する
ことも可能である。
子として用いるＦＥＴと同時に同じプロセスで形成する
ことも可能である。
また、従来の技術の項で説明せるレベルシフト回路に適
用するに当たり、抵抗あるいはショットキーダイオード
の代わりに用いることにより、精度が高く、且つ選択の
自由度の広い抵抗素子として用いることが可能となる。
用するに当たり、抵抗あるいはショットキーダイオード
の代わりに用いることにより、精度が高く、且つ選択の
自由度の広い抵抗素子として用いることが可能となる。
ＭＥＳＦＥＴあるいはＪＦＥＴのゲート電極とドレイン
電極を接続し、ソース電極との間を抵抗素子として用い
ることにより、プロセスのバラツキに対して電位降下の
変動の少ない抵抗素子を得る。
電極を接続し、ソース電極との間を抵抗素子として用い
ることにより、プロセスのバラツキに対して電位降下の
変動の少ない抵抗素子を得る。
抵抗素子として用いるＦＥＴ素子は、他の能動素子とし
て用いるＦＥＴと同時に形成することが可能で、且つ、
下記の実施例のごと（電位降下の変動の少ない特性が得
られる。
て用いるＦＥＴと同時に形成することが可能で、且つ、
下記の実施例のごと（電位降下の変動の少ない特性が得
られる。
以下、本発明による一実施例を図面により詳細説明する
。
。
第１図はＭＥＳＦＥＴをレベルシフト回路に適用せる一
例を示す。Ｑ 、Ｑ ｚ、 Ｑ ｓはそれぞれ半導体基
板上に形成されたＭＥＳＦＥＴを示す。ＱｌｌＱｚ、Ｑ
ｓは全てノーマリオン型ＦＥＴで同じ製造工程で形成さ
れるものとする。
例を示す。Ｑ 、Ｑ ｚ、 Ｑ ｓはそれぞれ半導体基
板上に形成されたＭＥＳＦＥＴを示す。ＱｌｌＱｚ、Ｑ
ｓは全てノーマリオン型ＦＥＴで同じ製造工程で形成さ
れるものとする。
１が入力端子、２は出力端子を表すことは変わらない。
Ｑｚは本発明の抵抗素子として用いるＦＥＴであってゲ
ート電極はドレイン電極に接続されている。Ｑｔが抵抗
素子としての機能を果たす理由を更に詳しく説明する。
ート電極はドレイン電極に接続されている。Ｑｔが抵抗
素子としての機能を果たす理由を更に詳しく説明する。
第２図は、ＭＥＳＦＥＴのドレイン特性を示す。
横軸はドレイン〜ソース間の電圧ｖＤ３で、縦軸にドレ
イン電流！。、をゲートルソース電圧ｖ６．をパラメー
タとして示している。
イン電流！。、をゲートルソース電圧ｖ６．をパラメー
タとして示している。
第２図においてＦＥＴのゲート、ドレインを接続して抵
抗素子とした特性は、同図でＶｔ＋ＳとＶＧＳの等しい
点を結んだ点線Ａで示される。
抗素子とした特性は、同図でＶｔ＋ＳとＶＧＳの等しい
点を結んだ点線Ａで示される。
これで明らかなごとく、点線Ａは比較的直線に近い特性
曲線となる。これはＱｔを抵抗素子として用いるのに好
適であることを表している。
曲線となる。これはＱｔを抵抗素子として用いるのに好
適であることを表している。
第２図において、曲３ｓＢはＦＥＴのゲート、ソース間
のダイオード特性を表しており、本発明のＦＥＴを抵抗
素子として利用出来る範囲は、曲線Ｂの左側の領域に限
定される。
のダイオード特性を表しており、本発明のＦＥＴを抵抗
素子として利用出来る範囲は、曲線Ｂの左側の領域に限
定される。
即ち、曲線Ｂの立上がり電圧ｖＦは略０．６■であり、
Ｑｔを抵抗素子として使用する際のシフト電圧はこの電
圧以下でなければならない。
Ｑｔを抵抗素子として使用する際のシフト電圧はこの電
圧以下でなければならない。
即ち、Ｑｔを流れる電流は第２図でＡとＢの各曲線の交
点Ｐにおけるドレイン電流ｔｏｓ以下という制限が必要
である。
点Ｐにおけるドレイン電流ｔｏｓ以下という制限が必要
である。
第１図の回路で上述の制限を満足するＱｔとＱ。
の関係を求める。
ＭＥ Ｓ Ｆ ＥＴのドレイン電流ｔｏｓを求める実験
式は色々な形で発表されているが、ゲート幅Ｗ６に対し
ては比例関係があることが知られている。
式は色々な形で発表されているが、ゲート幅Ｗ６に対し
ては比例関係があることが知られている。
いまＱ、、Ｑ３のゲート幅をそれぞれＷ。、Ｗ、３とし
、■、以下でＱｔを動作させるため、ＦＥＴの設計に当
たり、必要なる条件式を求める。
、■、以下でＱｔを動作させるため、ＦＥＴの設計に当
たり、必要なる条件式を求める。
Ｑ、は飽和領域、Ｑｔは非飽和領域で動作しているもの
とすると、 ｌＤ、、ｘβｚＶｏｓｔ Ｃ２（Ｖｅｓｔ Ｖｔｈ
ｇ） Ｖａｓｔ）×（１＋λｇＶｏｓｚ）
・−・−・−・−・・（１）ＩＤＳ３”β３（ＶＧＳ３
Ｖｔｈ３）”（１＋λ３ Ｖ ｏ ｓ ３ ）−（
２）上式中β、λ＋ Ｖ ｔｈ＋ Ｖ ｆｌｓ＋ Ｖ
ＧＳはそれぞれのＦＥＴの伝達コンダクタンス、チャネ
ル長変調係数、しきい値電圧、ドレイ間電圧−ス間電圧
、ゲートルソース間電圧を表す。
とすると、 ｌＤ、、ｘβｚＶｏｓｔ Ｃ２（Ｖｅｓｔ Ｖｔｈ
ｇ） Ｖａｓｔ）×（１＋λｇＶｏｓｚ）
・−・−・−・−・・（１）ＩＤＳ３”β３（ＶＧＳ３
Ｖｔｈ３）”（１＋λ３ Ｖ ｏ ｓ ３ ）−（
２）上式中β、λ＋ Ｖ ｔｈ＋ Ｖ ｆｌｓ＋ Ｖ
ＧＳはそれぞれのＦＥＴの伝達コンダクタンス、チャネ
ル長変調係数、しきい値電圧、ドレイ間電圧−ス間電圧
、ゲートルソース間電圧を表す。
Ｑｔはゲートルドレイン端子を接続しているため、
Ｖ ＧＳＺ ” Ｖ ０８２ となる。
出力端子２から流出する電流を０とすると、Ｉ Ｄ５２
” １）１）３ の関係より、βｚＶｏｓｚ （２（
Ｖｅｓｔ −Ｖｔｈｚ） Ｖ＋＋ｓｚ） （１＋λ２
ＸＶｎｓｚ）＝β３（Ｖｌ、！３ Ｖｚｈ＋）”（１
＋λ３Ｖ、、、）−−−−−−−一−−−−−−−−−
・（３）ｖ ｏｓｚはシフト電圧Ｖ□１□となるので、
これをＶＦ以下に抑えることが必要となる。
” １）１）３ の関係より、βｚＶｏｓｚ （２（
Ｖｅｓｔ −Ｖｔｈｚ） Ｖ＋＋ｓｚ） （１＋λ２
ＸＶｎｓｚ）＝β３（Ｖｌ、！３ Ｖｚｈ＋）”（１
＋λ３Ｖ、、、）−−−−−−−一−−−−−−−−−
・（３）ｖ ｏｓｚはシフト電圧Ｖ□１□となるので、
これをＶＦ以下に抑えることが必要となる。
Ｑｔ、Ｑ：ｌは同一工程で形成するものとすると、しき
い値はＱｚ、Ｑ３共にｖｔｋとなり、伝達コンダクタン
スβはゲート幅ｗｅに比例するため、β２／βｘ ＝Ｗ
Ｇ３／Ｗ６！ となる。
い値はＱｚ、Ｑ３共にｖｔｋとなり、伝達コンダクタン
スβはゲート幅ｗｅに比例するため、β２／βｘ ＝Ｗ
Ｇ３／Ｗ６！ となる。
また、簡単のためチャネル長変調係数λを無視し、（３
）式よりシフト電圧ｖ３旧Ｖτ（即ちＶｏｓｚ）を求め
ると、 Ｖ３ＮＩＦＴ＝ Ｖｏｓｚ＝ Ｖｔｈ （１＋（１＋Ｗ
ｅｓ／Ｖｌ／、ｚ）””）−−−−−・−−一−−−・
−・・・（４）となる。（４）式よりＱｚによる抵抗素
子をゲートの特性のｖＦ以下で使用できる範囲は、 ＶＦ ＞ Ｖｔｈ （１＋（１＋Ｗｃｓ／Ｗｒ、ｇ）”
”） −（５）となり、ＱｚとＱ、を同一工程で形成し
た場合、（５）式を満足するようにそれぞれのＦＥＴの
ゲート幅ＷＧｚとＷｏ３を決定すればよい。
）式よりシフト電圧ｖ３旧Ｖτ（即ちＶｏｓｚ）を求め
ると、 Ｖ３ＮＩＦＴ＝ Ｖｏｓｚ＝ Ｖｔｈ （１＋（１＋Ｗ
ｅｓ／Ｖｌ／、ｚ）””）−−−−−・−−一−−−・
−・・・（４）となる。（４）式よりＱｚによる抵抗素
子をゲートの特性のｖＦ以下で使用できる範囲は、 ＶＦ ＞ Ｖｔｈ （１＋（１＋Ｗｃｓ／Ｗｒ、ｇ）”
”） −（５）となり、ＱｚとＱ、を同一工程で形成し
た場合、（５）式を満足するようにそれぞれのＦＥＴの
ゲート幅ＷＧｚとＷｏ３を決定すればよい。
上式は簡単のため、Ｑｚと０３を同一工程で形成した場
合について求めたが、別の特性のＦＥＴの場合は、（３
）式をＶ、、、についてそのま末展開し・ｖ、＞ｖａｓ
ｔに当てはめれば良い。
合について求めたが、別の特性のＦＥＴの場合は、（３
）式をＶ、、、についてそのま末展開し・ｖ、＞ｖａｓ
ｔに当てはめれば良い。
必要なるシフト電圧が与えられ、且つ、Ｑ、に流す飽和
電流（Ｖｃｓ＝Ｏにおける）を一応仮定すると、必要と
するゲート幅Ｗ、３．Ｗ、、が次の手続きにより決定さ
れる。
電流（Ｖｃｓ＝Ｏにおける）を一応仮定すると、必要と
するゲート幅Ｗ、３．Ｗ、、が次の手続きにより決定さ
れる。
この目的のためゲート長、ソース、ドレイン不純物の領
域等を一定として、ゲート幅のみを変化させたＦＥＴを
数種類試作を行い、第２図のごとき特性曲線のデータを
取れば、ドレイン電流はゲート幅と比例関係にあるので
、Ｑｚに必要とするゲート幅ＷＧＳが求まる。
域等を一定として、ゲート幅のみを変化させたＦＥＴを
数種類試作を行い、第２図のごとき特性曲線のデータを
取れば、ドレイン電流はゲート幅と比例関係にあるので
、Ｑｚに必要とするゲート幅ＷＧＳが求まる。
Ｗｏが決まれば、Ｑｚのゲート幅以外のデバイスパラメ
ータはＱ、と同一として、上記の関係式より必要とする
Ｑｚのゲート幅Ｗ。の寸法範囲も決定できる。
ータはＱ、と同一として、上記の関係式より必要とする
Ｑｚのゲート幅Ｗ。の寸法範囲も決定できる。
実際の集積回路の設計に当たっては、ＱＩＩＱ！ＩＱ、
のＦＥＴは基板上に接近して配置され、且っＱｌ、Ｑｔ
のゲート幅は同一の寸法とする。
のＦＥＴは基板上に接近して配置され、且っＱｌ、Ｑｔ
のゲート幅は同一の寸法とする。
Ｑ、、Ｑ３は同一の製造工程で形成されるため、Ｑｌと
Ｑ、のゲート幅を等しくすることでこの２つのＦＥＴは
特性は全く同一のものとなり、その結果Ｑ１のゲート電
位とソース電位は、はぼ等しくなる。従って、出力端子
には入力端子１に印加せる電位よりもＱｚによるシフト
量だけ低い電位が出力される。
Ｑ、のゲート幅を等しくすることでこの２つのＦＥＴは
特性は全く同一のものとなり、その結果Ｑ１のゲート電
位とソース電位は、はぼ等しくなる。従って、出力端子
には入力端子１に印加せる電位よりもＱｚによるシフト
量だけ低い電位が出力される。
本発明による抵抗素子がプロセス変動に強い理由を述べ
る。
る。
プロセスのバラツキにより、Ｑ３なるＦＥＴのドレイン
電流が大きくなって素子が完成しても、この時のＱｚは
同一のプロセスを通っているので、抵抗値は低くなり、
従って結果的にはＱｚによる電位降下、即ちレベルシフ
ト量は大きく変わらないという好結果を得る。
電流が大きくなって素子が完成しても、この時のＱｚは
同一のプロセスを通っているので、抵抗値は低くなり、
従って結果的にはＱｚによる電位降下、即ちレベルシフ
ト量は大きく変わらないという好結果を得る。
また、ＱｚとＱ３を別工程で形成しても、上述のことは
当てはまる。即ち、別工程で作られたＦＥＴ特性につい
ても、同一ウエバ内であれば相関関係が当てはまるため
である。また、Ｑ、とＱ３をチップ上にレイアウトする
際、接近させておけば、ＦＥＴ特性の近隣相関により上
述のことはより一層強まる。
当てはまる。即ち、別工程で作られたＦＥＴ特性につい
ても、同一ウエバ内であれば相関関係が当てはまるため
である。また、Ｑ、とＱ３をチップ上にレイアウトする
際、接近させておけば、ＦＥＴ特性の近隣相関により上
述のことはより一層強まる。
本発明による抵抗素子では、シフト電圧はＶＦ以下とい
う制限を生ずるので、７１以上のシフト量を必要とする
場合は、第３図、第４図に示す方法を適用することが可
能である。
う制限を生ずるので、７１以上のシフト量を必要とする
場合は、第３図、第４図に示す方法を適用することが可
能である。
即ち、第３図はショットキーダイオードＤ、を１個、Ｑ
ｌｈ Ｑ ｚとの間に挿入して約０．６ Ｖのシフト
電圧を嵩上げした回路であり、第４図は抵抗素子をＱｚ
、にｈの２個の構成として、２倍のシフト電圧を得る回
路を示す。
ｌｈ Ｑ ｚとの間に挿入して約０．６ Ｖのシフト
電圧を嵩上げした回路であり、第４図は抵抗素子をＱｚ
、にｈの２個の構成として、２倍のシフト電圧を得る回
路を示す。
上記の実施例は、ＭＥ Ｓ Ｆ ＥＴを採り上げて説明
したが、ＪＦＥＴも基本的な特性は全（同一であること
は良く知られている。従って、本発明は余で同一の方法
でＪＦＥＴにも適用可能である。
したが、ＪＦＥＴも基本的な特性は全（同一であること
は良く知られている。従って、本発明は余で同一の方法
でＪＦＥＴにも適用可能である。
唯、立上がり電圧Ｖ、は、ＭＥＳＦＥＴよりも高くなり
、約１．２ｖとなるが、それ以外は殆ど変わらない。
、約１．２ｖとなるが、それ以外は殆ど変わらない。
実施例として、レベルシフト回路について説明したが、
本発明による抵抗素子は、レベルシフト回路について限
定されるものでなく、抵抗素子に電流を流して使う回路
形式であれば広く適用可能である。
本発明による抵抗素子は、レベルシフト回路について限
定されるものでなく、抵抗素子に電流を流して使う回路
形式であれば広く適用可能である。
以上に説明せるーごとく、本発明による抵抗素子構造を
ＭＥＳＦＥＴ、あるいはＪＦＥＴ集積回路に適用するこ
とにより、ＦＥＴの製造と同じプロセスで同時に精度の
高い抵抗素子が形成可能となる。
ＭＥＳＦＥＴ、あるいはＪＦＥＴ集積回路に適用するこ
とにより、ＦＥＴの製造と同じプロセスで同時に精度の
高い抵抗素子が形成可能となる。
また、レベルシフト回路に用いることにより、従来の方
法での抵抗値のバラツキ、あるいはショットキーダイオ
ードによるシフト電圧しか得られないという問題点を解
決することが出来る。
法での抵抗値のバラツキ、あるいはショットキーダイオ
ードによるシフト電圧しか得られないという問題点を解
決することが出来る。
第１図は本発明にかかわるレベルシフト回路、第２図は
本発明を説明するためのＭＥＳＦＥＴ特性、 第３図、第４図は本発明にかかわる別の実施例、第５図
、第６図は従来の方法によるレベルシフト回路を示す。 図面において、 ■は入力端子、 ２は出力端子、 Ｑ、、 Ｑ２． Ｑｆｆ、 Ｑ、はそれぞれＦＥＴ。 Ｒは抵抗、 Ｄ、はショットキーダイオード、 ＶＤＤは電源、 をそれぞれ示す。 ４（６川ＩＣ１Ｐかｆｆ１Ｌ１’ルシ７ト口を芥第ＩＷ ＶＤＤ ＶＤＤ第３図
別−電謄σグ 第４図 、！日月ｔｅｔｉｒＩｑ？Ｓ／’、／１４ＭＥＳＦＥＴ
拌＋１第２図 従Ｅｓｃへ−ルシ７ト囲曝 第５ｒＩ！Ｊ 妙しヤルシフｌ−ロ路 第６図
本発明を説明するためのＭＥＳＦＥＴ特性、 第３図、第４図は本発明にかかわる別の実施例、第５図
、第６図は従来の方法によるレベルシフト回路を示す。 図面において、 ■は入力端子、 ２は出力端子、 Ｑ、、 Ｑ２． Ｑｆｆ、 Ｑ、はそれぞれＦＥＴ。 Ｒは抵抗、 Ｄ、はショットキーダイオード、 ＶＤＤは電源、 をそれぞれ示す。 ４（６川ＩＣ１Ｐかｆｆ１Ｌ１’ルシ７ト口を芥第ＩＷ ＶＤＤ ＶＤＤ第３図
別−電謄σグ 第４図 、！日月ｔｅｔｉｒＩｑ？Ｓ／’、／１４ＭＥＳＦＥＴ
拌＋１第２図 従Ｅｓｃへ−ルシ７ト囲曝 第５ｒＩ！Ｊ 妙しヤルシフｌ−ロ路 第６図
Claims (3)
- （１）半導体基板上に少なくともショットキー接合型、
あるいは接合型ＦＥＴよりなる能動素子と、抵抗特性を
もつ受動素子とを同一基板上に形成するに当たり、 該受動素子としては、該ＦＥＴのゲート電極とドレイン
電極とを接続して一つの端子とし、該端子とソース電極
間をゲート特性の立ち上がり電圧Ｖ＿Ｆ以下の範囲で抵
抗素子として、前記基板上の他の素子と接続して用いる
ことを特徴とする半導体抵抗素子。 - （２）前記受動素子の形成を、前記能動素子の形成プロ
セスと同時に行うことを特徴とする特許請求範囲第（１
）項記載の半導体抵抗素子。 - （３）前記半導体抵抗素子を同一基板上に形成せる他の
素子と接続して使用するに当たり、 該抵抗素子のゲート、ドレイン端子には、ドレインを電
源の一端に接続され、ゲート電極を入力端子とせる第１
のＦＥＴを接続し、 更に、該抵抗素子のソース端子には、ゲートをソースに
接続、あるいはゲートとソース間に一定のバイアスを印
加し、ソースを電源の他端に接続し、ドレイン電極を出
力端子とせる第２のＦＥＴを接続することよりなるレベ
ルシフト回路に用いることを特徴とする特許請求範囲第
（１）項記載の半導体抵抗素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115855A JPS61272964A (ja) | 1985-05-28 | 1985-05-28 | 半導体抵抗素子 |
| KR1019860004152A KR900000063B1 (ko) | 1985-05-28 | 1986-05-27 | 반도체 집적회로에 사용된 반도체 저항요소 |
| DE8686304057T DE3673605D1 (de) | 1985-05-28 | 1986-05-28 | In einer integrierten halbleiterschaltung angewandtes halbleiterwiderstandselement. |
| EP86304057A EP0222467B1 (en) | 1985-05-28 | 1986-05-28 | A semiconductor resistance element used in a semiconductor integrated circuit |
| US07/221,019 US4810907A (en) | 1985-05-28 | 1988-07-01 | Semiconductor resistance element used in a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115855A JPS61272964A (ja) | 1985-05-28 | 1985-05-28 | 半導体抵抗素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61272964A true JPS61272964A (ja) | 1986-12-03 |
Family
ID=14672805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60115855A Pending JPS61272964A (ja) | 1985-05-28 | 1985-05-28 | 半導体抵抗素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4810907A (ja) |
| EP (1) | EP0222467B1 (ja) |
| JP (1) | JPS61272964A (ja) |
| KR (1) | KR900000063B1 (ja) |
| DE (1) | DE3673605D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4990973A (en) * | 1987-12-28 | 1991-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of producing an MMIC and the integrated circuit produced thereby |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2011107161A1 (en) * | 2010-03-05 | 2011-09-09 | Epcos Ag | Resistance component |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4400636A (en) * | 1980-12-05 | 1983-08-23 | Ibm Corporation | Threshold voltage tolerant logic |
| US4423339A (en) * | 1981-02-23 | 1983-12-27 | Motorola, Inc. | Majority logic gate |
| US4631426A (en) * | 1984-06-27 | 1986-12-23 | Honeywell Inc. | Digital circuit using MESFETS |
-
1985
- 1985-05-28 JP JP60115855A patent/JPS61272964A/ja active Pending
-
1986
- 1986-05-27 KR KR1019860004152A patent/KR900000063B1/ko not_active IP Right Cessation
- 1986-05-28 EP EP86304057A patent/EP0222467B1/en not_active Expired - Lifetime
- 1986-05-28 DE DE8686304057T patent/DE3673605D1/de not_active Expired - Lifetime
-
1988
- 1988-07-01 US US07/221,019 patent/US4810907A/en not_active Expired - Lifetime
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| Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3673605D1 (de) | 1990-09-27 |
| EP0222467B1 (en) | 1990-08-22 |
| US4810907A (en) | 1989-03-07 |
| EP0222467A1 (en) | 1987-05-20 |
| KR860009493A (ko) | 1986-12-23 |
| KR900000063B1 (ko) | 1990-01-19 |
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