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JPS61263313A - セレクタ付ラツチ回路 - Google Patents

セレクタ付ラツチ回路

Info

Publication number
JPS61263313A
JPS61263313A JP60105041A JP10504185A JPS61263313A JP S61263313 A JPS61263313 A JP S61263313A JP 60105041 A JP60105041 A JP 60105041A JP 10504185 A JP10504185 A JP 10504185A JP S61263313 A JPS61263313 A JP S61263313A
Authority
JP
Japan
Prior art keywords
circuit
signal
input
logic
point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60105041A
Other languages
English (en)
Inventor
Yoshihito Nishimichi
西道　佳人
Masaru Uya
宇屋　優
Katsuyuki Kaneko
克幸 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP60105041A priority Critical patent/JPS61263313A/ja
Priority to US06/864,466 priority patent/US4709173A/en
Publication of JPS61263313A publication Critical patent/JPS61263313A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit

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  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、制御信号により複数の入力信号を選択して取
り込みかつスタチックに保持するためのセレクタ付ラッ
チ回路を提供するものである。
従来の技術 従来、信−号の選択機能と信号のラッチ機能を併せ持つ
回路は、複合ゲート等から成るセレクト回路とＤラッチ
等から成るラッ゛チ回路とを直列に接続することによっ
て実現されていた。その−例を第２図ａに示す。第２図
１において、６はセレクト回路、ＥＮＡＢＬＥはラッチ
回路７の制御端子、０υＴは出力信号端子である。
発明が解決しようとする問題点 第２図乙に示す回路では、入力信号端子ＩＮ１　。
ＩＮ２とセレクト信号端子５ＥＬ１，５ＥＬ２の他に、
ラッチ回路７の制御端子ＥＮＡＢＬＥが必要である。こ
れらの端子に加えられる信号の様子はラッチ制御信号、
ｔＸＯＪＩ　　はセレクト信号５ｊ！：Ｉａｌ。
５ＫＬ２が変化し入力信号ＩＮ１　、ＩＮ２の選択動作
が終了する時刻、ｔＬ□ｉはラッチ制御信号ＥＮＡＢＬ
Ｅが変化しラッチ回路７のデータの取り込みが終了する
時刻でありラッチされる信号は時刻ｔＬｍ丁時の入力信
号である。第２図ａの回路において入力信号ＩＮ２が選
択されラッチされる場合の動作状況を第２図Ｏｆ用いて
説明する。入力信号ＩＮ２はセレクト信号５ＩＣＬ２が
低レベル“Ｌ”である時刻ｔｓｘＬからｔ８゜、の間セ
レクト回路６によってＩＮ２が反転した信号Ａ′になる
。
１、ムτ＜、１ｚｏｓのときラッチ回路子は被選択状態
にある入力信号ＩＮ２の反転信号Ａ′全ラッチすると共
に信号ＯＵＴ’ｉｉ出力する。しかし、ｔＬ４？＞ｔＪ
ｉｏｓ　のとき（このときのｔＬＡＴ　ｅ　ｔ”ｉＴ　
　とする）ラッチ回路７は選択状態にないセレクト回路
６の出力信号をラッチするため、間違った信号をラッチ
することになる。従って第２図ａの様な回路では、どの
様な条件下でもｔＬ□、＜ｔ８゜３となる様に設計しな
ければならないため、セレクト信号やランチ制御信号の
発生回路が複雑になるという欠点があった。さらに、回
路の構成に必要な回路要素や配線が多くなるため、集積
回路等に応用する場合には高集積化が困難となる欠点が
ある。
本発明は、かかる点に鑑みてなされたもので、セレクト
信号とラッチ制御信号全共通化して一つのセレクト信号
とし、複数の入力信号を選択して取り込みかつスタチッ
クに保持する為の回路構成全提供することを目的として
いる。
問題点を解決するための手段 本発明は、上記問題点を解決するため、２つの論理反転
回路から成る相補的な電位を有する接点を持つ双安定回
路の一接点に制御入力を持ち３状態を取り得る論理回路
の出力全複数個共通に接続することによって複数の入力
信号を選択して取り込みかつスタチックに保持するもの
である。
作用 本発明は、上記した構成により、セレクト信号とランチ
制御信号を共通化して一つのセレクト信号としこのセレ
クト信号のみで入力信号の選択と保持を行なうことがで
きる。
実施例 第１凹孔に本発明の一実施例を示す。第１凹孔において
１，２は論理反転回路、３−１．３−２は制御入力を持
ち３状態を取り得る論理回路である。この例では論理回
路３−１．３−２としてトライステートインバータを用
いている。ここで論理反転回路２のドライブ能力は論理
回路３−１゜３−２のドライブ能力に比べて十分小さく
設定しである。
本発明の動作を第１図ｂ２用いて説明する。ここではセ
レクト信号５ＢＬ１ｆ用いて入力信号ＩＮ１’ｊ５選択
しラッチする場合を考える。時刻ｔｓ１．．は選択動作
の開始時刻、時刻ｔ８゜８は選択動作の終了時刻である
。時刻ｔ３ｍｌ、と時刻ｔ８゜８の間セレクト信号５Ｋ
Ｌ１は高レベル“Ｈ”であるので論理回路３−１は通常
の論理反転回路と同一の動作をして入力信号ＩＮ１の反
転信号を出力する。一方時刻ｔｓｘＬ　と時刻ｔｗａｓ
の間セレクト信号５ＥＬ２は低レベル“Ｌ”であるので
論理回路３−２の出力は入力信号ＩＮ２の値にかかわら
ず高インピーダンスとなる。さらに論理反転回路２のド
ライブ能力は論理回路３−１．３−２のドライブ能力に
比べて十分に小さく設定しである為、Ａ点には入力信号
ｌＮ１０反転信号が現れる。さらに厳密に言えば入力信
号工Ｎ１が高レベル“ＨＩ？、出力信号ＯＵＴが低レベ
ル“Ｌ”のときＡ点の電位が論理反転回路１０回路しき
い値電圧ｖＴＨＯよりも低くなる様に、また、入力信号
ＩＮ１が低レベル“Ｌ″、出力信号ＯＵＴが高レベル“
Ｈ”のときム点の電位が前記Ｖアヨ。よりも高くなる様
に設定しである為、ム点に入力信号工Ｎ１の反転信号が
現れる。これにひ′き続いてＡ点の信号は論理反転回路
１によって反転し出力端子ＯＵＴに出力される。さらに
時刻ｔｇｏｓにおいてＡ点の信号が論理反転回路１．２
より成る双安定回路にラッチされる。
ここでは入力信号（被選択信号）が２つの場合を示した
が、論理回路３を増やすことによって１つ以上の任意の
入力信号を選択しかつラッチできる。さらに、本実施例
の回路は本発明の要旨を逸脱しない範囲において種々の
トランジスタを用いて構成することが可能で、例えば０
ＭＯ８（相補型絶縁ゲート）トランジスタでも、ｎチャ
ネル。
ＭＯＳ　トランジスタでも容易に構成できる。
さらに、第１図Ｃに論理回路３−１．３−２としてｎチ
ャネルＭＯＳトランジスタで構成されたトランス７アゲ
ートを用いた例を、第１図ｄに論理回路３−１．３−２
としてｎチャネルＭＯＳトランジスタとｐチャネルＭＯ
５トランジスタで構成され次トランスファゲートを用い
た例を示す。
発明の効果 以上述べてきた様に、本発明によれば、従来の様にセレ
クト信号とラッチ制御信号を別々に設けること無しにセ
レクト信号のみで入力信号の選択及びランチが可能とな
る。さらに本発明による回路は、少ない回路要素で構成
されるとともに制御も容易である。従って本発明の回路
構成を集積回路に用いると高集積化に対し威力を発揮す
る。
【図面の簡単な説明】
第１図ａは本発明の一実施例におけるセレクタ付ラッチ
回路の回路図、第１図すは第１凹孔の回路の動作を説明
するための図、第１図Ｃ９ｄは本。 発明の他の実施例の回路図、第２図ａは従来のセレクタ
付ラッチ回路の回路図、第２図すは第２図１の回路の入
力信号の波形図、第２図Ｃは第２図ａ回路の動作を説明
する念めの図である。 １．２・・・−・・論理反転回路、３−１．３−２・・
・・・・３状態を取り得る論理回路、４−１．４−２・
・・・・・ｎチャネルＭＯＳトランジスタから成るトラ
ンスファゲート、５−１．５−２・・・・・・ｎチャネ
ルＭＯＳトランジスタとｐチャネルＭＯ８トランジスタ
から成るトランスファゲート、６・・・・・・セレクト
回路、７・・・・・・ラッチ回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 （１＞） ｔｓＥＬ　　　　　　　　ｔ　Ｅｏｓ 第　１　図 （Ｑ） 第２図 （久） に （ｂ） 一一→乙 第２図 （Ｃ） −一一一一一會ｔ

Claims (4)

    【特許請求の範囲】
  1. （１）第１及び第２の論理反転回路から成る相補的な電
    位を有する２接点を持つ双安定回路と、制御信号により
    ３状態を取り得る複数個の論理回路を具備し、前記論理
    回路の入力を信号入力とし、前記双方安定回路の一接点
    に前記複数個の論理回路の出力を共通に接続し、前記双
    安定回路の他接点を信号出力とすることを特徴とするセ
    レクタ付ラッチ回路。
  2. （２）論理回路としてトライステートインバータを用い
    ることを特徴とする特許請求の範囲第１項記載のセレク
    タ付ラッチ回路。
  3. （３）論理回路として一導電型のＭＯＳトランジスタで
    構成されたトランスファゲートを用いることを特徴とす
    る特許請求の範囲第１項記載のセレクタ付ラッチ回路。
  4. （４）論理回路としてＮチャネルＭＯＳトランジスタと
    ＰチャネルＭＯＳトランジスタで構成されたトランスフ
    ァゲートを用いることを特徴とする特許請求の範囲第１
    項記載のセレクタ付ラッチ回路。
JP60105041A 1985-05-17 1985-05-17 セレクタ付ラツチ回路 Pending JPS61263313A (ja)

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JP60105041A JPS61263313A (ja) 1985-05-17 1985-05-17 セレクタ付ラツチ回路
US06/864,466 US4709173A (en) 1985-05-17 1986-05-19 Integrated circuit having latch circuit with multiplexer selection function

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JP (1) JPS61263313A (ja)

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