JPS61262945A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は記憶装置に関し、特に１込み動作の制御信号お
よびインターフェース信号の履歴を記憶する装置に関す
る。

（従来の技術） 従来、主記憶用のメモリとは別に、記憶装置の動作状態
履歴をトレース記憶（以下、トレースと記述する）する
ためにトレーサメモリを有している。記憶装置の状態履
歴を知るための必要最小限の情報をトレースするために
トレーサメモリを廉価に実現できるので、トレーサメモ
リの゛アドレス空間は主記憶装置のメモリ空間に比べて
非常に小さい。

従って、例えば特公昭５８−１６３６１号にはトレーサ
メモリのアドレス空間を有効に利用するための技術が開
示されている。

すなわち、上位装置からのリクエスト信号によって胱出
し動作、または書込み動作が記憶装置上で開始されると
、あらかじめ設定されたトレース情報、例えばインター
フェース信号、動作制御信号、およびエラー信号を該当
するサイクルの終了するまでクロックごとにトレースす
る。従って、記憶装置が上位装置からアクセスされてい
ない休止状態ではトレーサメモリへのトレースは行われ
ず、トレーサメモリのアドレス空間が有効に利用される
。

トレーサメモリには停止条件が設けられており、例えば
記憶装置がエラーを検出すると、検出されたエラー信号
によってトレースを停止し、診断装置から記憶装置のト
レーサメモリの内容を読出すことによって停止したサイ
クルに至るまで限られたアクセス回数分の状態履歴を知
ることができる。

（発明が解決しようとする問題点） 上述した従来の記憶装置におけるトレーサメモリは、ア
ドレス空間が小さいためにトレースされる情報量に制限
があって効果が十分に発揮されないことがある。

例えば、情報処理装置の開発段階におけるハードウェア
、ファームウェア、およびソフトウェアの評価時に設計
ミスならびに間欠的な障害によｐ主記憶上の一部のアド
レスでデータが破壊されることがある。このような主記
憶上のデータの破壊については、アドレスが特定化され
る場合とランダムなアドレスで発生する場合とがある。

特に後者については、原因究明に長時間が必要となるこ
とかあ、る。本来、このようなデータ破壊の原因究明手
段としてトレーサメモリによる記憶装置の動作状態履歴
は有効な筈である。

しかし、時間Ｔｌで何らかの原因により主記憶上の成る
アドレスに対して不正な書込み動作要求があり、データ
の破壊が発生しても、時間Ｔ２で上記アドレスのデータ
が読出されるまで情報処理装置としては何ら問題が顕在
化しない。

ここで、時間ＴＩでの不正な書込み動作の履歴は、いっ
たんトレーサメモリにトレースされるが、時間Ｔ２でデ
ータ破壊が検出されてトレーサメモリが停止されるまで
に記憶装置に対するアクセス’ｔ−＋１１１次トレース
すると、トレーサメモリのアドレス空間が小さいために
トレーサメモリのアドレスが一巡してしまい、時間Ｔ１
でトレースされた貴重なトレース情報が消失してしまう
。このような場合、従来のトレーサメモリだけでは主記
憶上のデータの破壊の原因を十分に究明することができ
彦いと云う欠点があった。

本発明の目的は、記憶部のメモリ壁間を論理的に等しい
大きさの２つのメモ１曲に分割し、処理装置によって記
憶装置に書込み動作を実行するとき、分割された２つの
メモリ空間内の＜−Ｕ対向に同一のアドレスに対［７て
、いっぽうのメモリ空間には上位装置からの書込みデー
タを書込み、同時に、他方のメモリ空間には記憶装置の
動作状態履歴を示すトレース情報を書込むように制御す
ることによって上記大小全除去し、データ破壊の原因を
十分に究明できるように構成した記憶装置を提供するこ
とにある。

（問題点全解決するだめの手段〉 本発明にＬる記ｆ、ｉ１装置は記憶部と、第１のセレク
タと、第２のセレクタと、トレースモード制御回路と、
データ選択制御回路と、タイミング発生回路と、タイミ
ング制御回路と、読出しセレクタとを具備して構成した
ものである。

記憶部は演算処理装置、ならびに入出力制御装置を含む
処理装置から指定されるアドレス信号のうち、特足のア
ドレス信号によって分割され、第１および第２のメモリ
から成るものである。

第１のセレクタは、処理装置からの書込みデータおよび
記憶装置の動作状態履歴を示すトレース情報のデータを
入力し、上記データの一部を択一的に選択して第１のメ
モリに転送するためのものである。

第２のセレクタは、上記データの一部を択一的に蟲折し
て第２のメモリに転送するためのものである。

トレースモード制御回路は、記憶部にトレース情報を記
憶するように指定するトレースモード信号、およびトレ
ース情報を第］または第２のメモリに記憶するように指
定するトレースメモリ指定信号を出力するためのもので
ある。

データ選択制御回路は、トレースモード信号およびトレ
ースメモリ指定信号を受信して、トレースモード信号が
トレースモード状態のときにはトレースメモリ指定信号
の内容に従って第１のセレクタの選択信号と第２のセレ
クタの選択信号とを排他的な値に設足し、トレースモー
ド信号がトレースモード状態ではないときにはトレース
メモリ指定信号に関係なく、第１のセレクタと第２のセ
レクタとが処理装置からの書込みデータを選択するよう
に選択信号を制御するためのものである。

タイミング発生回路は、第１および第２のメモリを制御
するタイミング信号を発生するためのものである。

タイミング制御回路は、トレースモード信号、アドレス
信号、およびタイミング信号を受信し、トレースモード
信号がトレースモード状態のときにはアドレス信号に関
係なく第１のメモリと第２のメモリとの両方にタイミン
グ信号を出力し、トレースモー上°信号がトレースモー
ド状態ではないときにはアドレス信号の内容に従って第
１のメモリ、または第２のメモリ、の一方にタイミング
信号を出力するように制御するためのものである。

読出しデータセレクタは、第１のメモリから絖出しデー
タを入力するとともに第２のメモリから読出しデータを
入力し、アドレス信号に工つていずれか一方を出力する
ためのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による記憶装置の一実施例を示すブロ
ック図である。第１図において、記憶装置はアドレス信
号ＡＯによって第１のメモリ１１ならびに第２のメモ１
月２に分割される記憶部ｌと、第１のセレクタ２と、第
２のセレクタ３と、読出しデータセレクタ４と、トレー
スモード制御回路５と、データ選択制御回路６と、タイ
ミング制御回路゛７と、タイミング発生回路８とによっ
て構成される。

ｉｆのセレクタ２および第２のセレクタ３は、処理装置
からの書込みデータと配憶装置の動作履歴を示すトレー
ス情報とを入力して、データ選択制御回路６からの選択
信号ＳＬ１．ＳＬ４によって一方を選択し、第１のセレ
クタ２は第】のメモ１月１にデータＷｌ）ｌ’ｉｉ転送
し、第２のセレクタ３は第２のメモリ１２にデータＷＤ
２＠転送する。

読出しデータセレクタ４は、第１のメモ１月１からの吹
出しデータＲＤＩと、第２のメモ１月２からの絖出しデ
ータＲ・Ｄ２とを入力して、アドレス信号ＡＯの指定に
従って一方を選択して萌出しデータを出力する。

トレースモード制御回路５は、第１のメモリ１１または
第２のメモ１Ｊ１２のいずれか一方を処理装置に対する
主記憶領域、他方をトレース情報のトレースメモリとし
て使用するため、それぞれトレースモード信号Ｔ）１．
Ｍお↓びトレースメモリ指定信号ＴＭＳを出力する。

データ選択制御回路６は、トレースモード信−ｆ９ＴＲ
，Ｍとトレースメモリ指定信号ＴＭ８とを受信し、受信
された内科に従って第１のセレクタ２の選択信号ＳＬ１
および第２のセレクタ３の選択信号ＳＬ２を出力する。

タイミング制御回路７は、トレースモード信−Ｑ　’１
”　Ｒ・Ｍとアドレス信号ＡＯとによってタイミング発
生回路８からタイミング信号’Ｉ”　Ｉ　Ｍ　’ｉ制＠
１し、第１および第２のメモリ１１．１２にそれぞれタ
イミング信号ＴＭｔおよびＴＭ２’ｉ送出する。

次に、本発明による記憶装置の動作を説明する。処理装
置から記憶装置に対して書込み動作要求を送出した場合
には、トレースモード信号ＴＲＭＯ値に応じて以下に説
明する２つの動作モードがある。

第１に、トレースモード信号がＴ）ＬＭ−”０″ｍのと
きには通常の書込み動作を行う。第１図のデータ選択制
御回路６においてトレースモード信号ＴＲＭが“０＃で
あると、第１および第２のセレクタ２．３の選択信号Ｓ
Ｌ１．ＳＬ２は、いずれもトレースメモリ指定信号Ｔ　
Ｍ　８の値に無関係にＩＩ　ＯＩＩとなり、第１のセレ
クタ２ならびに第２のセレクタ３とも費込みデータを選
択してＷＤｌ、ＷＤ２として第１および第２のメモリに
これを転送する。

タイミング制御回路７０内部の第１のメモリ指定信号Ｍ
Ｓ１および第２のメモリ指定信号Ｍ８２の値は処理装置
から指定されるアドレス信号ＡＯの値によって決定され
、ＭＳｉとＭＳ２とは排他的な値をとる。すなわち、第
１のメモリ１１を指定（ＡＯ＝”０”）するときには（
ＭＳ　１　、　Ｍ　Ｓ　２　）　＝　（１、０）となり
、タイミング信号ＴＭ１によって第１のメモ１ハ１がア
クセスされ、第２のメモリ】２を指定（ＡＯ＝＠３″′
ンするときには（ＭＳ］　、ＭＳ２）−（（１，１）と
なってタイミング信号ＴＭ２により第２のメモ１月２が
アクセスされる。以上の説明から明らかなように、この
動作は通常の書込み動作であり、第１のメモリ１１お工
び第２のメモリ１２は処理装置の主記憶領域として使用
される。

次に、トレースモード信号がＴＲＭ−“１　”のときの
トレース動作について説明する。この動作ではデータ選
択制御回路６から出力される選択信号８Ｌ１．Ｓｂ２は
トレースメモリ指定信号ＴＭ８の値によって決定され、
８Ｌ１とＳｂ２とは排他的な値をとる。すなわち、ＴＭ
Ｓ−”０”のときに選択信号は（ＳＬｌ、８Ｌ２）一（
ｉ、ｏ）となり、第１のセレクタ２はトレース情報を選
択して、これを第１のメモ１月１に転送し、第２のセレ
クタ３は書込みデータを選択して、これを第２のメモリ
１２に転送する。

タイミング制御回路７の内部のメモリ指定信号Ｍ８１お
よびＭＳ２はアドレス信号ＡＯの値とは無関係に（ＭＳ
ｉ　、ＭＳ２　）＝（］　、１　）となり、タイミング
発生回路８からのタイミング信号ＴＭ１１使用し、第１
および第２のメモリ１１　、１２の両方にタイミング信
号ＴＭＩおよびＴＭ２によってアクセスする。従って、
第１のメモリ１１にはトレース情報が書込まれ、同時に
第２のメモリ１２には書込みデータが書込まれるので、
第１のメモリ１１はトレースメモリとして使用され、第
２のメモＩＪ　１２は主記憶領域として使用される。

いっぽう、トレースメモリ指定信号がＴＭＳ−゛】＃の
ときにも上記と同様にトレース動作が行われ、第１のメ
モリ１１が主記憶領域として使用され、第２のメモリ１
２がトレースメモリとして使用される。

次に、第２図について説明する。第２図は、上述したト
レース動作時における記憶部の使用状態金示す説明図で
ある。第２図では、第１のメモ１月１が処理装置の主記
憶領域として使用され、第２のメモ１月２が記憶装置の
動作履歴を示すトレースメモリとして使用されたものと
仮定している。第ｌのメモリ１１と第２のメモリ１２と
はアドレス信号ＡＯによって論理的に分割され、それぞ
れのアドレス信号Ｎを所有している。すなわち、第１の
メモリ１１の任意のアドレスへの書込み動作に関し”Ｃ
１そのすべてについて第２のメモリ１２の対応するアド
レスに書込み動作時のトレース情報をトレースすること
が可能である。例えば、処理装置が第１のメモ１月１の
内部の８番地に１込み金行ったものとすると、その書込
みに関する記憶装置の動作履歴が第２のメモリ１２のｉ
番地にトレースされる。

第３図は、トレース情報の１ワードの構成例について示
した説明図である。第３図ではｌワードが２バイトで構
成されているものと仮定し、２バイトのすべてをトレー
ス情報として使用してもよいし、！ハイド中の一部分を
トレース情報として使用することも可能である。この場
合、残りの部分については処理装置からの書込みデータ
を書込めばよい。上記のように２バイト中の一部のバイ
トラトレース情報として使用すれば、第１図に示した第
１のセレクタ２および第２のセレクタ３ではハードウェ
アをあまり増加させる必要がなくて本発明による記憶装
置を実現することができる。

（発明の効束ン 以上ｄ児明したように本発明は、記憶部のメモＩＪ　９
間全輪理的に等しい大きさの２つの空間に分割し、処理
装置によって記憶装置に曹込み動作を実行するとき、分
割された２つのメモリ空間内の相対的に同一なアドレス
に対して、一方のメモリ空間には上位装置からの書込み
データｆ：書込み、同時に、他方のメモリ空間には記憶
装置の動作状態履歴を示すトレース情報全書込むように
制御することに、ｃｖ、主記憶用のデータ領域として用
いる一方の全メモリ９間への書込み動作の状態履歴を、
すべて他方のメモリ空間にトレースすることが可能であ
ると云う効果がある。

すなわち、何らかの原因で不正な書込み動作　゛要求が
発生し、主記憶上のデータが破壊されても、そのデータ
破壊を検知するまでの時間経過、つまり記憶装置へのア
クセス状況には関係なく、データ破壊が発生した時点で
の記憶装置に関する動作状態履歴が得られる。

従って、このような障害に対して有力な障害解析手段と
なり、障害処理時間が短縮されると云う効果がある。

【図面の簡単な説明】

第１図は、本発明による記憶装置の一実施例を示すブロ
ック図である。 第２図は、主記憶装置のメモリ鎖酸を分割したときの使
用例を示す説明図である。 第３図は、トレース情報の１ワードの構成例を示す説明
図である。 １・・・記憶部　　　　１１．１２・・・メモリ２〜４
・・・セレクタ ５・・・トレースモード制御回路 ６・・・データ選択制御回路 ７・・・タイミング制御回路 ８・・・タイミング発生回路

Claims (1)

【特許請求の範囲】
1. 演算処理装置ならびに入出力制御装置を含む処理装置か
   ら指定されるアドレス信号のうちの特定のアドレス信号
   によつて分割され、第１のメモリならびに第２のメモリ
   から成る記憶部と、前記処理装置からの書込みデータお
   よび記憶装置の動作状態履歴を示すトレース情報のデー
   タを入力し、前記データの一部を択一的に選択して前記
   第１のメモリに転送するための第１のセレクタと、前記
   データの一部を択一的に選択して前記第２のメモリに転
   送するための第２のセレクタと、前記記憶部に前記トレ
   ース情報を記憶するように指定するトレースモード信号
   、および前記トレース情報を前記第１または第２のメモ
   リに記憶するように指定するトレースメモリ指定信号を
   出力するためのトレースモード制御回路と、前記トレー
   スモード信号および前記トレースメモリ指定信号を受信
   して、前記トレースモード信号がトレースモード状態の
   ときには前記トレースメモリ指定信号の内容に従つて前
   記第１のセレクタの選択信号と前記第２のセレクタの選
   択信号とを排他的な値に設定し、前記トレースモード信
   号が前記トレースモード状態ではないときには前記トレ
   ースメモリ指定信号に関係なく前記第１のセレクタと前
   記第２のセレクタとが前記処理装置からの書込みデータ
   を選択するように前記選択信号を制御するためのデータ
   選択制御回路と、前記第１および第２のメモリを制御す
   るタイミング信号を発生するためのタイミング発生回路
   と、前記トレースモード信号、前記アドレス信号、およ
   び前記タイミング信号を受信し、前記トレースモード信
   号が前記トレースモード状態のときには前記アドレス信
   号に関係なく前記第１のメモリと前記第２のメモリとの
   両方に前記タイミング信号を出力し、前記トレースモー
   ド信号が前記トレースモード状態ではないときには前記
   アドレス信号の内容に従つて前記第１のメモリまたは前
   記第２のメモリの一方に前記タイミング信号を出力する
   ように制御するためのタイミング制御回路と、前記第１
   のメモリから読出しデータを入力するとともに前記第２
   のメモリから読出しデータを入力し、前記アドレス信号
   によつていずれか一方を出力するための読出しデータセ
   レクタとを具備して構成したことを特徴とする記憶装置
   。