JPS6126027A - 液晶表示パネル駆動回路 - Google Patents
液晶表示パネル駆動回路Info
- Publication number
- JPS6126027A JPS6126027A JP14798584A JP14798584A JPS6126027A JP S6126027 A JPS6126027 A JP S6126027A JP 14798584 A JP14798584 A JP 14798584A JP 14798584 A JP14798584 A JP 14798584A JP S6126027 A JPS6126027 A JP S6126027A
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- JP
- Japan
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- signal
- circuit
- liquid crystal
- parallel
- frame memories
- Prior art date
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- Pending
Links
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- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 14
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- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
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- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は液′晶マトリクス・ディスプレイの表示装置に
係わり、プレビジ３２画像等の中間調表示の駆動回路に
関する。
係わり、プレビジ３２画像等の中間調表示の駆動回路に
関する。
従来の液晶マトリクス・ディスプレイを応用した液晶テ
レビの駆動回路の構成は、特開昭５４−１００２２４で
も明らかな様に、映像信号はＡ／Ｄ変換器によりディジ
タル信号に変換された後、順次、一時記憶用ラインメモ
リに書き込まれる。
レビの駆動回路の構成は、特開昭５４−１００２２４で
も明らかな様に、映像信号はＡ／Ｄ変換器によりディジ
タル信号に変換された後、順次、一時記憶用ラインメモ
リに書き込まれる。
映像信号の書き込みが終了すると、一時記憶用ラインメ
モリに書き込まれた映像信号は水平走査信号に同期して
表示用ラインメモリに転送される。
モリに書き込まれた映像信号は水平走査信号に同期して
表示用ラインメモリに転送される。
表示用ラインメモリには、映像信号情報に一致した中間
調表示を行う為に、中間調信号発生回路の変調比較−パ
ルスと、°表示用ラインメモリの論理演算を行う論理回
路が接続されて映像情報の時間軸変換を行いながら信号
電極の駆動をする事により液晶に加わる電圧を変化させ
中間調表示を行っていた。この場合表示データー用フレ
ームメモリは、一時記憶用うインメそりと中間調変調を
行う論理回路忙接続された表示用ラインメモリの２組が
必要となり、階調レベルを１６レベル（アナログ−ディ
ジタル変換は４ＢＩＴ必要）に取り０−ＭＯ８工Ｃ等に
よりＬＳＩ化した場合フレー ムメモリに要するトラン
ジスタ数を計算してみると、データ１ＢＩＴのメモリを
２０素子ＴＹＰＥのＦ／１で構成した場合”１ ｉ１信
号電極駆動段の素子数Ｎは、フレームメモリで２０Ｘ４
Ｘ２＝１６０素子、中間調変調用論理回路で１６素子、
Ｎ＝１６０＋１６＝１７６素子が費され、液晶表示パネ
ル駆動回路の大部分を占めＬＳＩ化した場合チップ面積
が太危くなってしまうという問題があった。
調表示を行う為に、中間調信号発生回路の変調比較−パ
ルスと、°表示用ラインメモリの論理演算を行う論理回
路が接続されて映像情報の時間軸変換を行いながら信号
電極の駆動をする事により液晶に加わる電圧を変化させ
中間調表示を行っていた。この場合表示データー用フレ
ームメモリは、一時記憶用うインメそりと中間調変調を
行う論理回路忙接続された表示用ラインメモリの２組が
必要となり、階調レベルを１６レベル（アナログ−ディ
ジタル変換は４ＢＩＴ必要）に取り０−ＭＯ８工Ｃ等に
よりＬＳＩ化した場合フレー ムメモリに要するトラン
ジスタ数を計算してみると、データ１ＢＩＴのメモリを
２０素子ＴＹＰＥのＦ／１で構成した場合”１ ｉ１信
号電極駆動段の素子数Ｎは、フレームメモリで２０Ｘ４
Ｘ２＝１６０素子、中間調変調用論理回路で１６素子、
Ｎ＝１６０＋１６＝１７６素子が費され、液晶表示パネ
ル駆動回路の大部分を占めＬＳＩ化した場合チップ面積
が太危くなってしまうという問題があった。
本発明はこのような問題点を解決するもので、その目的
とするところは、簡単な回路構成により中間調表示の可
能な液晶表示パネル駆動回路を提供する事にある。
とするところは、簡単な回路構成により中間調表示の可
能な液晶表示パネル駆動回路を提供する事にある。
本発明の液晶表示パネル駆動回路は、並直列変換可能な
１組のフレームメモリと駆動電圧発生回路・階調用パル
ス列発生回路から構成され、表示データ書き込みサイク
ルと、メモリデータ読み出しサイクルの繰返しによりパ
ネル駆動を行う事を特徴とする。
１組のフレームメモリと駆動電圧発生回路・階調用パル
ス列発生回路から構成され、表示データ書き込みサイク
ルと、メモリデータ読み出しサイクルの繰返しによりパ
ネル駆動を行う事を特徴とする。
以下本発明について実施例に基づき第１図及び第２図・
第３図を用いて説明する。
第３図を用いて説明する。
本発明の信号電極駆動回路の基本動作は、表示データー
書き込みサイクルＴ１とメモリデーター読み出しサイク
ルＴ２が交互に繰返されており、それぞれの期間に対応
・してデーターの読み込みと表示を行っている。
書き込みサイクルＴ１とメモリデーター読み出しサイク
ルＴ２が交互に繰返されており、それぞれの期間に対応
・してデーターの読み込みと表示を行っている。
表示データー書き込みサイクルＴ１に於て記憶回路４−
１〜４−餡は書き込み信号１１−１〜１１−詔を、書き
込み信号転送レジスタ２から受は取ると、記憶回路４−
１〜４ｍに共通に接続されたデーターバスを経由して、
表示データー６（この場合階調レベルを１６に設定しＣ
ある為４Ｂ工Ｔ）を記憶回路４−１〜４−ｔｓまで転送
信号１に応じて順次書き込みを行っていく。この時Ｆ３
／Ｐ変換信号１０３は、記憶回路４−１〜４−外に表示
データーの書き込みが終了するまでＨ工に保たれ記憶回
路４−１〜４−％の直並列変換を禁止する。又出力回路
７−１〜７−外に共通に接続された、駆動電源＠５及び
６は駆動電圧発生回路（第２図）に接続されており前記
駆動電圧発生回路にはＳ ／ Ｐ変換信号１０５が接続
されており、Ｓ／Ｐ変換信号１０３が■ニレベルになる
とＡＮＤゲート３又は４がＯＮになる。゛又ＡＮＤＩ又
は２にはＳ ／ Ｐ変換信号１０３がＩ ＮＶ２を経由
して接続されている為前記ＡＮＤゲートはＯＦ’Ｆにな
り、ＳＷｌと５又はＳＷ２と６がｏｒｙになり、ＳＷ３
と７又はＳＶａと８がＯＭＫなる、Ｓ’Ｗ３゜４．７．
８はそれぞれｖ４とｖｌに接続されており、駆動電源線
５及び６は、交流反転信号１０に応じて、■４とｖｌの
電圧に設定されるこの電圧レベルは、走査信号電極側の
非選択時のバイアスと同レベルの為、８／Ｐ変換信号１
０５がＨニレベルのとき、走査信号電極と信号電極には
、それぞれＶ、又はｖ４が同時に印加され、実質液晶に
は、電圧が加わらない状態となる。次にＳ ／ Ｐ変換
信号１０３、がＬＯＷレベルメモリデーター読み出しサ
イクルＴ２になると記憶回路４−１〜４−外は階調用シ
フトパルス１０２に応じて並直列変換を行う。階調用シ
フトパルス１０２はメモリデータ読み出しサイクルにＴ
２を１５とした場合、８／１５ 、１２／１５ 、１４
／１５の３ケ所でそれぞれシフトパルスを階調パルス列
発生回路１２から出力される。出力回路７−１〜７−
ｎに接続されている表示データの内容を階調用シフトパ
ルスにそって表わすと、２３→２２→２１→２°と並列
に記憶されたデーターが、直列変換されて出力される。
１〜４−餡は書き込み信号１１−１〜１１−詔を、書き
込み信号転送レジスタ２から受は取ると、記憶回路４−
１〜４ｍに共通に接続されたデーターバスを経由して、
表示データー６（この場合階調レベルを１６に設定しＣ
ある為４Ｂ工Ｔ）を記憶回路４−１〜４−ｔｓまで転送
信号１に応じて順次書き込みを行っていく。この時Ｆ３
／Ｐ変換信号１０３は、記憶回路４−１〜４−外に表示
データーの書き込みが終了するまでＨ工に保たれ記憶回
路４−１〜４−％の直並列変換を禁止する。又出力回路
７−１〜７−外に共通に接続された、駆動電源＠５及び
６は駆動電圧発生回路（第２図）に接続されており前記
駆動電圧発生回路にはＳ ／ Ｐ変換信号１０５が接続
されており、Ｓ／Ｐ変換信号１０３が■ニレベルになる
とＡＮＤゲート３又は４がＯＮになる。゛又ＡＮＤＩ又
は２にはＳ ／ Ｐ変換信号１０３がＩ ＮＶ２を経由
して接続されている為前記ＡＮＤゲートはＯＦ’Ｆにな
り、ＳＷｌと５又はＳＷ２と６がｏｒｙになり、ＳＷ３
と７又はＳＶａと８がＯＭＫなる、Ｓ’Ｗ３゜４．７．
８はそれぞれｖ４とｖｌに接続されており、駆動電源線
５及び６は、交流反転信号１０に応じて、■４とｖｌの
電圧に設定されるこの電圧レベルは、走査信号電極側の
非選択時のバイアスと同レベルの為、８／Ｐ変換信号１
０５がＨニレベルのとき、走査信号電極と信号電極には
、それぞれＶ、又はｖ４が同時に印加され、実質液晶に
は、電圧が加わらない状態となる。次にＳ ／ Ｐ変換
信号１０３、がＬＯＷレベルメモリデーター読み出しサ
イクルＴ２になると記憶回路４−１〜４−外は階調用シ
フトパルス１０２に応じて並直列変換を行う。階調用シ
フトパルス１０２はメモリデータ読み出しサイクルにＴ
２を１５とした場合、８／１５ 、１２／１５ 、１４
／１５の３ケ所でそれぞれシフトパルスを階調パルス列
発生回路１２から出力される。出力回路７−１〜７−
ｎに接続されている表示データの内容を階調用シフトパ
ルスにそって表わすと、２３→２２→２１→２°と並列
に記憶されたデーターが、直列変換されて出力される。
同時に駆動電圧発生回路の駆動電源線５及び６は前記表
示データ書き込みサイクルＴＩと逆にＡＮＤｌ、２が０
ＮＡＮＤ３・４がＯＦＦになりＶＯＮ、ＶＯＦＦ には
それぞれｖ６＋ｖａ又はＶ。＋ｖＲが交流反転信号１０
に応じて出力される。
示データ書き込みサイクルＴＩと逆にＡＮＤｌ、２が０
ＮＡＮＤ３・４がＯＦＦになりＶＯＮ、ＶＯＦＦ には
それぞれｖ６＋ｖａ又はＶ。＋ｖＲが交流反転信号１０
に応じて出力される。
第４図は、表示データ誓き込みサイクルＴ、とメモリ読
み出しサイクルＴ、を９サイクル、交流反転信号１０を
１サイクル加え”、表示データーを階調レベル１１を加
えた時の走査信号電極の駆動波形Ｙ７と信号電極の駆動
波形Ｖｘ（１０４）でありＶ ｙ −Ｖ ｘは、この時
の液晶に印加される波形である。
み出しサイクルＴ、を９サイクル、交流反転信号１０を
１サイクル加え”、表示データーを階調レベル１１を加
えた時の走査信号電極の駆動波形Ｙ７と信号電極の駆動
波形Ｖｘ（１０４）でありＶ ｙ −Ｖ ｘは、この時
の液晶に印加される波形である。
以上述べたように本発明によれば、信号電極駆動回路に
スイッチング素子とゲート素子を設ける事により、表示
データ記憶回路が１段で構成で吉る為、信号電極駆動回
路に要する素子が手分で済み構成素子を大巾に低減する
事が可能になり、同時に本発明の他の効果として記憶回
路の出力段に付加されていた中間調変調用論理回路を省
略できる為回路構成がより簡単な構成とする事が可能で
ある。又本発明からも明らかなように１階調の巾は、階
調用シフトパルスのデユーティ比によって決定されてい
る為、階調の変化度合をデユーティ比を変える事に容易
にノンリニアの特性を作り出す事が可能になる。
スイッチング素子とゲート素子を設ける事により、表示
データ記憶回路が１段で構成で吉る為、信号電極駆動回
路に要する素子が手分で済み構成素子を大巾に低減する
事が可能になり、同時に本発明の他の効果として記憶回
路の出力段に付加されていた中間調変調用論理回路を省
略できる為回路構成がより簡単な構成とする事が可能で
ある。又本発明からも明らかなように１階調の巾は、階
調用シフトパルスのデユーティ比によって決定されてい
る為、階調の変化度合をデユーティ比を変える事に容易
にノンリニアの特性を作り出す事が可能になる。
第１図は、本発明の表示データ記憶回路とその周辺回路
図であり、第２図は、第１図の駆動電源線５及び６に接
続される駆動電圧発生回路図。第３図は本発明の動作タ
イミング、第４図は本発明により得られた信号電極駆動
信号Ｖｘ’（１０４）と走査電極駆動信号Ｖｙであり、
Ｖｙ−Ｖｘは液晶に印加される電圧波形を示す。 以 上
図であり、第２図は、第１図の駆動電源線５及び６に接
続される駆動電圧発生回路図。第３図は本発明の動作タ
イミング、第４図は本発明により得られた信号電極駆動
信号Ｖｘ’（１０４）と走査電極駆動信号Ｖｙであり、
Ｖｙ−Ｖｘは液晶に印加される電圧波形を示す。 以 上
Claims (1)
- パルス巾を制御する事により画像の中間調表示を行う液
晶マトリクスパネル駆動装置において、信号電極駆動回
路は１組のフレームメモリと駆動電圧発生回路・階調用
パルス列発生回路から構成され該フレームメモリは並直
列変換回路として動作し、かつ駆動電圧発生回路は表示
データ書き込みサイクル時に於て表示禁止電圧を又メモ
リデータ読み出しサイクル時は表示電圧を発生する事を
特徴とする液晶表示パネル駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14798584A JPS6126027A (ja) | 1984-07-17 | 1984-07-17 | 液晶表示パネル駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14798584A JPS6126027A (ja) | 1984-07-17 | 1984-07-17 | 液晶表示パネル駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126027A true JPS6126027A (ja) | 1986-02-05 |
Family
ID=15442555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14798584A Pending JPS6126027A (ja) | 1984-07-17 | 1984-07-17 | 液晶表示パネル駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113426A (ja) * | 1986-09-20 | 1988-05-18 | ソーン イーエムアイ ピーエルシー | 表示装置の動作方法および表示装置 |
| EP0808071A1 (en) * | 1991-03-19 | 1997-11-19 | Hitachi, Ltd. | Liquid crystal display apparatus and liquid crystal display panel of the reflective type |
-
1984
- 1984-07-17 JP JP14798584A patent/JPS6126027A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113426A (ja) * | 1986-09-20 | 1988-05-18 | ソーン イーエムアイ ピーエルシー | 表示装置の動作方法および表示装置 |
| EP0808071A1 (en) * | 1991-03-19 | 1997-11-19 | Hitachi, Ltd. | Liquid crystal display apparatus and liquid crystal display panel of the reflective type |
| US5875006A (en) * | 1991-03-19 | 1999-02-23 | Hitachi, Ltd. | Method for projecting image obtained by using liquid crystal panels and display apparatus for realizing the same |
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