JPS61250695A - アクテイブマトリクス表示素子 - Google Patents
アクテイブマトリクス表示素子Info
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- JPS61250695A JPS61250695A JP9261985A JP9261985A JPS61250695A JP S61250695 A JPS61250695 A JP S61250695A JP 9261985 A JP9261985 A JP 9261985A JP 9261985 A JP9261985 A JP 9261985A JP S61250695 A JPS61250695 A JP S61250695A
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- matrix display
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- Pending
Links
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Landscapes
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶と薄膜トランジスタ（以下ＴＰＴと略する
。〕とからなるアクティブマトリクス表表示示子、特に
その表示画質の向上と歩留向上に関するものである。
。〕とからなるアクティブマトリクス表表示示子、特に
その表示画質の向上と歩留向上に関するものである。
第３図は従来のアクティブマトリクス表示素子の１画素
の等価回路全示し、ｌは信号１ｌｌ（ソース線〕、２は
走査ｆｌｙ（ゲート線〕で、これらは交差するように複
数本設けられる。３はＴＰＴ、４は液晶層で、これらに
より画素回路を構成し１画素回路は信号Ｉ！１と走査線
２の交差部分に接続される。
の等価回路全示し、ｌは信号１ｌｌ（ソース線〕、２は
走査ｆｌｙ（ゲート線〕で、これらは交差するように複
数本設けられる。３はＴＰＴ、４は液晶層で、これらに
より画素回路を構成し１画素回路は信号Ｉ！１と走査線
２の交差部分に接続される。
即ち、ＴＰＴ３のゲートおよびソースが夫々走査線２お
よび信号ｉ＠１に接続される。このようなアクティブマ
トリクス表示素子において、１個の画素は信号線ｌと走
査ＷＭ２によって選択され九場合にＴＰＴ３がオン状態
にカシ、そのと１液晶層４に電圧が印加されて画素がオ
ンする。この画素が多数個一体化されてアクティブマト
リクス表示素子による画像表示が実現する。そして、こ
のアクティブマトリクス表示素子においては、複数本の
走査ｉ１２と複数本の信号ｉｌｌ？順次時間金ずらして
切換えることにより複数個の画素が順次選択される駆動
方式がとられる。
よび信号ｉ＠１に接続される。このようなアクティブマ
トリクス表示素子において、１個の画素は信号線ｌと走
査ＷＭ２によって選択され九場合にＴＰＴ３がオン状態
にカシ、そのと１液晶層４に電圧が印加されて画素がオ
ンする。この画素が多数個一体化されてアクティブマト
リクス表示素子による画像表示が実現する。そして、こ
のアクティブマトリクス表示素子においては、複数本の
走査ｉ１２と複数本の信号ｉｌｌ？順次時間金ずらして
切換えることにより複数個の画素が順次選択される駆動
方式がとられる。
上記のようなアクティブマトリクス表示素子ニおいては
、走査線２と信号線１の間で短絡が発生しないようにす
ることが必要である。もし、この走査Ｉｗ２と信号線ｌ
の間で短絡が発生すると、この走査線２と信号線ｌに接
続された全ての画素が動作不能となシ１画面上では１点
の短絡の九めに縦横２本の融欠陥として現れることにな
る。この走査線２と信号＠１間の短絡は主にＴＰＴ３の
ゲート絶縁膜のピンホールま友は静電破壊によシ発生す
る場合が多く、数万個または数１０万個の画素より成る
アクティブマトリクス素子においてはこの短絡を零に押
えることは非常に困難であった。
、走査線２と信号線１の間で短絡が発生しないようにす
ることが必要である。もし、この走査Ｉｗ２と信号線ｌ
の間で短絡が発生すると、この走査線２と信号線ｌに接
続された全ての画素が動作不能となシ１画面上では１点
の短絡の九めに縦横２本の融欠陥として現れることにな
る。この走査線２と信号＠１間の短絡は主にＴＰＴ３の
ゲート絶縁膜のピンホールま友は静電破壊によシ発生す
る場合が多く、数万個または数１０万個の画素より成る
アクティブマトリクス素子においてはこの短絡を零に押
えることは非常に困難であった。
本発明は上記した従来の問題点を除去するために成され
たものであシ、走査緑と信号線の短絡が発生しｍ場合で
も画面上に線欠陥全発生させず、点欠陥に止めることに
よシ１画質同上および歩留シロ上を達成することができ
るアクティブマトリクス表示素子を得ること全目的とす
る。
たものであシ、走査緑と信号線の短絡が発生しｍ場合で
も画面上に線欠陥全発生させず、点欠陥に止めることに
よシ１画質同上および歩留シロ上を達成することができ
るアクティブマトリクス表示素子を得ること全目的とす
る。
本発明に係るアクティブマトリクス表示素子は。
ＴＰＴのゲート線に抵抗を設けるとともに信号線と走査
線の間に短絡が発生し次際にゲート線に電流を流す電源
を設ける。
線の間に短絡が発生し次際にゲート線に電流を流す電源
を設ける。
上記電流によって抵抗にジュール熱が発生し。
これによって抵抗が溶断して信号線と走査線の短絡は解
消される。
消される。
以下１本発明の実施例を図面とともに説明する。
第１図においてＳ５はＴＰＴ３のゲート回路に設は九抵
抗、１０は信号＠１と走査ＩＷ２の間に接続した電源を
示す。
抗、１０は信号＠１と走査ＩＷ２の間に接続した電源を
示す。
ここで、ＴＰＴ３のゲート絶縁膜にピンホール等が発生
し、走査ｉ！２と信号線１が短絡した場合、走査ｉ！ｔ
［２と信号ＷＭ１の間に電源１０が接続されることによ
シこの画素のゲート回路に電流が流れ、抵抗５の部分で
ジュール熱が発生する。このジュール熱によシ抵抗５は
溶断し、ＴＰＴ３は走査線２と電気的に切断され、走査
ｉ１！２と信号線１間の短絡は修復され、この部分のＴ
ＰＴ３のみが孤立させられる。こうして、このＴＰＴ３
で発生した短絡は走査線２および信号ｉ！ｉｌに沿つ友
全画素七動作不能にして線欠陥にすることを防ぎ、この
短絡部分の画素の欠陥のみに押えることができる。
し、走査ｉ！２と信号線１が短絡した場合、走査ｉ！ｔ
［２と信号ＷＭ１の間に電源１０が接続されることによ
シこの画素のゲート回路に電流が流れ、抵抗５の部分で
ジュール熱が発生する。このジュール熱によシ抵抗５は
溶断し、ＴＰＴ３は走査線２と電気的に切断され、走査
ｉ１！２と信号線１間の短絡は修復され、この部分のＴ
ＰＴ３のみが孤立させられる。こうして、このＴＰＴ３
で発生した短絡は走査線２および信号ｉ！ｉｌに沿つ友
全画素七動作不能にして線欠陥にすることを防ぎ、この
短絡部分の画素の欠陥のみに押えることができる。
第２図（ａ） 、 （ｂ）はゲート回路の２つの例を示
し。
し。
６はゲート１ＩｉＩ金示し、７はゲー）［６の一部金細
くして形成し九抵抗部であシ、８はゲート線６を接続す
るよう設は友例えばクロム、モリブデン。
くして形成し九抵抗部であシ、８はゲート線６を接続す
るよう設は友例えばクロム、モリブデン。
タングステン、シリコン等の高抵抗材料によシ形成され
次抵抗部である。抵抗部７，８はジュール熱によシ溶断
されるように抵抗値および材料が選ばれる。
次抵抗部である。抵抗部７，８はジュール熱によシ溶断
されるように抵抗値および材料が選ばれる。
以上のように本発明によれば、走査線と信号線の間に短
絡が発生しｍ場合、この走査線と信号線間にある適当な
電圧を印加することによシこの間に接続され友薄膜トラ
ンジスタのゲート線に設けた抵抗を自己発熱によシ溶断
するようにしている。
絡が発生しｍ場合、この走査線と信号線間にある適当な
電圧を印加することによシこの間に接続され友薄膜トラ
ンジスタのゲート線に設けた抵抗を自己発熱によシ溶断
するようにしている。
これによシ、短絡は解消されて画像上の線欠陥の発生は
防止され、アクティブマトリクス表示素子の画質の向上
および歩留シの向上が可能になる。
防止され、アクティブマトリクス表示素子の画質の向上
および歩留シの向上が可能になる。
第１図は本発明に係るアクティブマ） ＩＪクス表示素
子の画素の等価回路図、第２図（ａ） 、 （ｂ）は本
発明に係る薄膜トランジスタのゲート線の抵抗部分の２
つの例を示す図、第３図は従来のアクティブマトリクス
表示素子の画素の等価回路図である。 １・・・信号線、２・・・走査ｉ！ｉｔ！、 ３・・
・薄膜トランジスタ、４・・・液晶層、５・・・抵抗、
６・・・ゲート線、７゜８・・・抵抗部、１０・・・電
源。 尚、図中同一符号は同−又は相当部分を示す。
子の画素の等価回路図、第２図（ａ） 、 （ｂ）は本
発明に係る薄膜トランジスタのゲート線の抵抗部分の２
つの例を示す図、第３図は従来のアクティブマトリクス
表示素子の画素の等価回路図である。 １・・・信号線、２・・・走査ｉ！ｉｔ！、 ３・・
・薄膜トランジスタ、４・・・液晶層、５・・・抵抗、
６・・・ゲート線、７゜８・・・抵抗部、１０・・・電
源。 尚、図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）複数本の信号線と走査線を交差するよう設けると
ともに、この信号線と走査線の交差部分に夫々薄膜トラ
ンジスタを含む画素回路を接続したアクティブマトリク
ス表示素子において、各薄膜トランジスタのゲート線に
抵抗を設けるとともに、信号線と走査線の間に短絡が発
生した際にゲート線に電流を流す電源を設け、この電流
によつて抵抗に発生するジュール熱によりゲート線を溶
断するようにしたことを特徴とするアクティブマトリク
ス表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9261985A JPS61250695A (ja) | 1985-04-29 | 1985-04-29 | アクテイブマトリクス表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9261985A JPS61250695A (ja) | 1985-04-29 | 1985-04-29 | アクテイブマトリクス表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61250695A true JPS61250695A (ja) | 1986-11-07 |
Family
ID=14059447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9261985A Pending JPS61250695A (ja) | 1985-04-29 | 1985-04-29 | アクテイブマトリクス表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61250695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521094A (ja) * | 2000-01-25 | 2003-07-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | エレクトロルミネセント素子 |
-
1985
- 1985-04-29 JP JP9261985A patent/JPS61250695A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521094A (ja) * | 2000-01-25 | 2003-07-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | エレクトロルミネセント素子 |
| JP4834270B2 (ja) * | 2000-01-25 | 2011-12-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | エレクトロルミネセント素子 |
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