JPS61240654A - 半導体論理装置 - Google Patents
半導体論理装置Info
- Publication number
- JPS61240654A JPS61240654A JP60082929A JP8292985A JPS61240654A JP S61240654 A JPS61240654 A JP S61240654A JP 60082929 A JP60082929 A JP 60082929A JP 8292985 A JP8292985 A JP 8292985A JP S61240654 A JPS61240654 A JP S61240654A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- fixed
- emitter
- logic device
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体論理装置に関し、特にマスタスライス
方式レイアウトにより製造されるにＬ（ｅｍｉｔｔｅｒ
ｃｏｕｐｌｅｄ ｌｏｇｉｃ ）に関するものである
。
方式レイアウトにより製造されるにＬ（ｅｍｉｔｔｅｒ
ｃｏｕｐｌｅｄ ｌｏｇｉｃ ）に関するものである
。
マスタスライス方式レイアウトとはセミカスタム（半時
別注文） ＬＳＩを製造する為に用いられる方式であっ
て、拡散工程までは共通マスクを用いてあらかじめ製造
しておき、配線層のマスクだけを変更してＬＳＩｔ構成
する方式である。共通マスクで作られるチップをマスク
と呼び、マスクにはトランジスタ、抵抗などの素子が並
べられている。
別注文） ＬＳＩを製造する為に用いられる方式であっ
て、拡散工程までは共通マスクを用いてあらかじめ製造
しておき、配線層のマスクだけを変更してＬＳＩｔ構成
する方式である。共通マスクで作られるチップをマスク
と呼び、マスクにはトランジスタ、抵抗などの素子が並
べられている。
このトランジスタ、抵抗々どの素子を配線層を用いて接
続する（このことをスライスという）ことによって種々
の特定の機能を有するＬＳＩが作られる。
続する（このことをスライスという）ことによって種々
の特定の機能を有するＬＳＩが作られる。
論理ゲートの形式にＥＣＬ回路を採用したＥＣＬゲート
アレイ等では、通常、論理ゲートを構成するためのいく
つかのトランジスタと抵抗をひとまとめにしてセルと呼
ばれる構成単位にし、このセルを配列してゲートを形成
する領域であるゲート領域を作り、さらに上記論理ゲー
ト間を接続するための配線帯を設けている。
アレイ等では、通常、論理ゲートを構成するためのいく
つかのトランジスタと抵抗をひとまとめにしてセルと呼
ばれる構成単位にし、このセルを配列してゲートを形成
する領域であるゲート領域を作り、さらに上記論理ゲー
ト間を接続するための配線帯を設けている。
ところで、ＦＪＣＬ等の電流切換を利用する形の論理回
路では、入力に固定Ｌｏｗレベルの信号を与える場合、
規定のＬｏｗレベルの信号を与える必要はなく、単にそ
の入力をオーブンにすればよい。
路では、入力に固定Ｌｏｗレベルの信号を与える場合、
規定のＬｏｗレベルの信号を与える必要はなく、単にそ
の入力をオーブンにすればよい。
これに反して入力に固定Ｈｉｇｈ レベルの信号を与
える場合には、規定のｌ（ｉｇｈ レベルの電圧をそ
の入力に接続しないとノイズマージン（ｎｏｉｓｅ ｍ
ａｒｇｉｎ）が減少したり、入力スイッチングトランジ
スタの飽和による動作速度の低下を招くことになる。
える場合には、規定のｌ（ｉｇｈ レベルの電圧をそ
の入力に接続しないとノイズマージン（ｎｏｉｓｅ ｍ
ａｒｇｉｎ）が減少したり、入力スイッチングトランジ
スタの飽和による動作速度の低下を招くことになる。
第４図は入力に固定Ｈｉｇｈレベルの電圧を与えるため
の従来の装置を示すブロック図であって、図において、
（１，−ａ）、（１−ｂ）、（１−ｃ）、（１−ｄ）は
それぞれ論理ゲート、（２−ａ）、（２−ｂ）、（２−
ｃ）、（２−ｄ）はそれぞれ論理ゲート（１−ａ）、（
１−ｂ）、（１−ｃ）、（１−ｄ）内の論理機能部分で
あって２．論理機能部分（２ｄ）はＮＯＲゲートである
。（３）は高電圧側の電源であるＶＣＣ。
の従来の装置を示すブロック図であって、図において、
（１，−ａ）、（１−ｂ）、（１−ｃ）、（１−ｄ）は
それぞれ論理ゲート、（２−ａ）、（２−ｂ）、（２−
ｃ）、（２−ｄ）はそれぞれ論理ゲート（１−ａ）、（
１−ｂ）、（１−ｃ）、（１−ｄ）内の論理機能部分で
あって２．論理機能部分（２ｄ）はＮＯＲゲートである
。（３）は高電圧側の電源であるＶＣＣ。
（４）ハ低電圧側の電源であるＶＥａ 、 ｆ７１は固
定レベルでない信号配線、（７ａ）は固定電位の信号配
線、（８）はオーブンされている入力端子、（８−ａ）
は固定１（ｉ ｇｈ レベルの信号（以下固定信号と
いう）を与えるべき入力端子、（９）は論理ゲートの出
力端子である。
定レベルでない信号配線、（７ａ）は固定電位の信号配
線、（８）はオーブンされている入力端子、（８−ａ）
は固定１（ｉ ｇｈ レベルの信号（以下固定信号と
いう）を与えるべき入力端子、（９）は論理ゲートの出
力端子である。
ＮＯＲゲート（２−ｄ）の入力端子（８）をオーブンに
することにより、ＮＯＲゲート（２−ｄ）には論理「０
」（Ｌｏｗレベルに相当）の信号が入力されたことにな
り、ＮＯＲゲート（２−ｄ）の出力端子（９）には論理
「１」に相当するＨｉｇｈレベルの信号が発生する。こ
の信号を固定電位の信号配線（７−ａ）により固定信号
を与えるべき入力端子（８−ａ） （論理ゲート（１−
ｂ）及び（１−ｃ）の）に与える。配線（７−９）は配
線帯上の配線である。
することにより、ＮＯＲゲート（２−ｄ）には論理「０
」（Ｌｏｗレベルに相当）の信号が入力されたことにな
り、ＮＯＲゲート（２−ｄ）の出力端子（９）には論理
「１」に相当するＨｉｇｈレベルの信号が発生する。こ
の信号を固定電位の信号配線（７−ａ）により固定信号
を与えるべき入力端子（８−ａ） （論理ゲート（１−
ｂ）及び（１−ｃ）の）に与える。配線（７−９）は配
線帯上の配線である。
以上のように、従来の装置ではＨｌ ｇｈレベル発生用
として少くとも１個の論理ゲート（１−ｄ）が必要とな
り、また固定信号を入力することが必要な論理ゲートが
増加すると、固定信号を発生するための論理ゲートが１
個では足りなくなり、特にセル当りの論理機能を大きく
取っている場合には１つのセルの面積が大きくな９、そ
のセルが固定信号を発生する為に用いられるので、固定
信号を発生する為の部分が大きな面積全占有することに
なるという問題点がある。さらにまた、この固定信号は
配線帯上を配線されるので（（７−ａ）参照）、他の信
号配線長を増大させ、ひいては信号配線を困難にすると
いう問題点がある。
として少くとも１個の論理ゲート（１−ｄ）が必要とな
り、また固定信号を入力することが必要な論理ゲートが
増加すると、固定信号を発生するための論理ゲートが１
個では足りなくなり、特にセル当りの論理機能を大きく
取っている場合には１つのセルの面積が大きくな９、そ
のセルが固定信号を発生する為に用いられるので、固定
信号を発生する為の部分が大きな面積全占有することに
なるという問題点がある。さらにまた、この固定信号は
配線帯上を配線されるので（（７−ａ）参照）、他の信
号配線長を増大させ、ひいては信号配線を困難にすると
いう問題点がある。
この発明は上記のよう々問題点を解決するためになされ
たもので、固定信号を発生するだけの為に１つの論理ゲ
ートを用いる必要がなく、かつ固定信号を配線帯止に配
線する必要がなく、従って、全体として論理ゲート数と
配線数を減少させ、単位面積当り搭載可能な有効な論理
ゲート数が増加した半導体論理装置を得ることを目的と
している。
たもので、固定信号を発生するだけの為に１つの論理ゲ
ートを用いる必要がなく、かつ固定信号を配線帯止に配
線する必要がなく、従って、全体として論理ゲート数と
配線数を減少させ、単位面積当り搭載可能な有効な論理
ゲート数が増加した半導体論理装置を得ることを目的と
している。
この発明では、複数個の入力端子を備えた論理ゲート内
に固定信号発生部分を備え、この部分で固定信号を発生
し、この固定信号を、この論理ゲート内で固定信号の入
力を必要とする端子に接続した。
に固定信号発生部分を備え、この部分で固定信号を発生
し、この固定信号を、この論理ゲート内で固定信号の入
力を必要とする端子に接続した。
この発明では、論理ゲート内に固定信号発生部分が内蔵
されるので、１つの論理デー１１−固定信号発生用とし
て用いる必要がなくなり、かつ固定信号用の配線が不要
になるので、搭載可能な有効な論理ゲート密度が増加す
る。
されるので、１つの論理デー１１−固定信号発生用とし
て用いる必要がなくなり、かつ固定信号用の配線が不要
になるので、搭載可能な有効な論理ゲート密度が増加す
る。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、（１
）は第４図の（１−ａ）、（１−ｂ）、（１−ｃ）に対
応する論理ゲート、（２）は第４図の（２−ａ）、（２
−ｂ）、（２−ｃ）に相当する論理機能部分、（８）は
入力端子、（８−ａ）は固定信号入力を必要とする入力
端子、（９）は出力端子、（１０） Ｕ固定信号発生部
分、（１１）は固定信号である。
）は第４図の（１−ａ）、（１−ｂ）、（１−ｃ）に対
応する論理ゲート、（２）は第４図の（２−ａ）、（２
−ｂ）、（２−ｃ）に相当する論理機能部分、（８）は
入力端子、（８−ａ）は固定信号入力を必要とする入力
端子、（９）は出力端子、（１０） Ｕ固定信号発生部
分、（１１）は固定信号である。
第２図は第１図の論理ゲートの使用例を示すブロック図
であって、第４図に示す回路と同一機能の回路を第１図
に示す論理ゲートを使用して構成した例であシ、第２図
において第４図と同一符号は同−又は相当部分を示し、
（５）はＮＰＮ型トランジスタ、（６）は抵抗である。
であって、第４図に示す回路と同一機能の回路を第１図
に示す論理ゲートを使用して構成した例であシ、第２図
において第４図と同一符号は同−又は相当部分を示し、
（５）はＮＰＮ型トランジスタ、（６）は抵抗である。
トランジスタ（５）のコレクタとベースとをＶＣＣ ｆ
ａ）に接続し、エミッタを抵抗（６）を介してＶＥＥ（
４１に接続し、エミッタと抵抗（６）の接続点から固定
信号が取り出され固定信号入力を必要とする入力端子（
８−ａ）に論理ゲート内で接続する。
ａ）に接続し、エミッタを抵抗（６）を介してＶＥＥ（
４１に接続し、エミッタと抵抗（６）の接続点から固定
信号が取り出され固定信号入力を必要とする入力端子（
８−ａ）に論理ゲート内で接続する。
このような接続では固定信号の電位レベルはＶＣＣ ｆ
ａ１からベース・エミッタ間電圧だけ下った電位レベル
となり、これは通常のＥＣＬ回路におけるＨｉｇｈレベ
ルにほぼ一致した固定電位となっており、この信号が固
定信号入力を必要とする入力端子（８−ａ）に印加され
るので、第２図の回路では、第４図の回路に比し論理ゲ
ート（１−ｄ）と固定電位の信号配線（７−ａ）がなく
ても第４図の回路と同様に製作することができる。
ａ１からベース・エミッタ間電圧だけ下った電位レベル
となり、これは通常のＥＣＬ回路におけるＨｉｇｈレベ
ルにほぼ一致した固定電位となっており、この信号が固
定信号入力を必要とする入力端子（８−ａ）に印加され
るので、第２図の回路では、第４図の回路に比し論理ゲ
ート（１−ｄ）と固定電位の信号配線（７−ａ）がなく
ても第４図の回路と同様に製作することができる。
論理ゲートにおける消費電力を低減するには、抵抗（６
）の抵抗値を大きくしておくことが望ましいが、余り大
きくすると、製造上の抵抗値のバラツキの為にエミッタ
電流が変化し、トランジスタ（５）のベース・エミッタ
間電圧が変動するので、抵抗（６）の抵抗値を余り大き
くすることはできない。
）の抵抗値を大きくしておくことが望ましいが、余り大
きくすると、製造上の抵抗値のバラツキの為にエミッタ
電流が変化し、トランジスタ（５）のベース・エミッタ
間電圧が変動するので、抵抗（６）の抵抗値を余り大き
くすることはできない。
なお、固定信号発生部分（１０）の構成は第２図に示す
実施例に限定されるものではない。第３図は第１図の固
定信号発生部分の構成例を示す接続図で、ｆａ） 、
ｆｂｌ 、 ｆｃｌ 、 ｆｄｌ 、 ｌｅ）はそれぞ
れ異なった構成例を示す。第３図において第２図と同一
符号は同−又は相当部分を示し、（１２）はショットキ
ーダイオードである。
実施例に限定されるものではない。第３図は第１図の固
定信号発生部分の構成例を示す接続図で、ｆａ） 、
ｆｂｌ 、 ｆｃｌ 、 ｆｄｌ 、 ｌｅ）はそれぞ
れ異なった構成例を示す。第３図において第２図と同一
符号は同−又は相当部分を示し、（１２）はショットキ
ーダイオードである。
第３図ｆａ）の接続は第２図について説明した所である
が、第３図ｆｂ）の接続ではトランジスタ（５）のベー
スがベース抵抗（６）を介してＶＣＣ ［３）に接続さ
れているので、第３図ｆａ）の接続の場合に比し固定信
号の゛電圧レベルは（ベース抵抗）×（ベース電流）（
数ミリボルト乃至数十ミリボルトとなる）分だけ低くな
る。
が、第３図ｆｂ）の接続ではトランジスタ（５）のベー
スがベース抵抗（６）を介してＶＣＣ ［３）に接続さ
れているので、第３図ｆａ）の接続の場合に比し固定信
号の゛電圧レベルは（ベース抵抗）×（ベース電流）（
数ミリボルト乃至数十ミリボルトとなる）分だけ低くな
る。
固定イを号の電圧レベル’ｃ ＶＣＣ ｆａ）よりある
程度低く設定する場合は第３図１ｃｌ 、 Ｉｄｌ 、
ｆｅ）のような接続にする。第３図１ｃｌではトラン
ジスタ（５）のベースがＶＣＣ ｔ３）とＶＥＥ ｆ４
）との電圧分割点に接続され、第３図（ｄ）ではトラン
ジスタ（５）のコレクタとベースとを並列接続した端子
ｆｔ抵抗を介してＶＣＣ ｆａ１に接続し、エミッタ電
流による電圧降下分だけＶＣＣ ｆａ１から低くなった
電圧がベースに加えられる。
程度低く設定する場合は第３図１ｃｌ 、 Ｉｄｌ 、
ｆｅ）のような接続にする。第３図１ｃｌではトラン
ジスタ（５）のベースがＶＣＣ ｔ３）とＶＥＥ ｆ４
）との電圧分割点に接続され、第３図（ｄ）ではトラン
ジスタ（５）のコレクタとベースとを並列接続した端子
ｆｔ抵抗を介してＶＣＣ ｆａ１に接続し、エミッタ電
流による電圧降下分だけＶＣＣ ｆａ１から低くなった
電圧がベースに加えられる。
第３図１ｃｌの接続ではトランジス（５）のコレクタと
ベースとを並列接続した端子をショットキーダイオード
を介してＶＣＣ ｆ３）に接続しているので、ショット
キーダイオードの両端に発生する電圧分だけＶＣＣ（３
１から低くなった電圧がベースに加えられる。
ベースとを並列接続した端子をショットキーダイオード
を介してＶＣＣ ｆ３）に接続しているので、ショット
キーダイオードの両端に発生する電圧分だけＶＣＣ（３
１から低くなった電圧がベースに加えられる。
以上のようにこの発明によれば、論理ゲート内に固定信
号発生部分を内蔵させることにより、固定信号発生用の
論理ゲートと固定信号用配線を不要にしたので有効な論
理ゲートの搭載密度を向上することができる。
号発生部分を内蔵させることにより、固定信号発生用の
論理ゲートと固定信号用配線を不要にしたので有効な論
理ゲートの搭載密度を向上することができる。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の論理ゲートの使用例を示すブロック図、第３
図は第１図の固定信号発生部分の構成例を示す接続図、
第４図は従来の装置を示すブロック図である。 （１）は論理ゲート、（２）は論理機能部分、（３）は
ＶＣＣ。 （４）ｔ′１ＶＥＥ 、 ｆ５）はＮＰＮ トランジス
タ、（６）は抵抗、（８−ａ）は固定信号入力を必要と
する入力端子、（１０）は固定信号発生部、（１１）は
固定信号、（１２）はショットキーダイオードである。 尚、各図中同一符号は同−又は相当部分を示す。
は第１図の論理ゲートの使用例を示すブロック図、第３
図は第１図の固定信号発生部分の構成例を示す接続図、
第４図は従来の装置を示すブロック図である。 （１）は論理ゲート、（２）は論理機能部分、（３）は
ＶＣＣ。 （４）ｔ′１ＶＥＥ 、 ｆ５）はＮＰＮ トランジス
タ、（６）は抵抗、（８−ａ）は固定信号入力を必要と
する入力端子、（１０）は固定信号発生部、（１１）は
固定信号、（１２）はショットキーダイオードである。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (6)
- （１）マスタスライス方式レイアウトにより製造される
半導体論理装置において、この半導体論理装置を構成す
る１つの機能ブロックとして複数の入力端子を備えた論
理ゲート内に、固定電位の信号を発生する固定信号発生
部分と、上記固定電位の信号を上記複数の入力端子の１
つ又は複数個に入力する接続とを備えたことを特徴とす
る半導体論理装置。 - （２）固定信号発生部分は、コレクタとベースとが高電
位側の電源であるＶ＿Ｃ＿Ｃに接続され、エミッタが抵
抗を介して低電位側の電源であるＶ＿Ｅ＿Ｅに接続され
たＮＰＮ型トランジスタを備え、このトランジスタの上
記エミッタと抵抗との接続点から上記固定電位の信号を
取り出すように構成したことを特徴とする特許請求の範
囲第１項記載の半導体論理装置。 - （３）固定信号発生部分は、コレクタが高電位側の電源
であるＶ＿Ｃ＿Ｃに接続され、ベースが抵抗を介してＶ
＿Ｃ＿Ｃに接続され、エミッタが抵抗を介して低電位側
の電源であるＶ＿Ｅ＿Ｅに接続されたＮＰＮ型トランジ
スタを備え、このトランジスタの上記エミッタと抵抗と
の接続点から上記固定電位の信号を取り出すように構成
したことを特徴とする特許請求の範囲第１項記載の半導
体論理装置。 - （４）固定信号発生部分は、コレクタが高電位側の電源
であるＶ＿Ｃ＿Ｃに接続され、エミッタが抵抗を介して
低電位側の電源であるＶ＿Ｅ＿Ｅに接続され、ベースが
Ｖ＿Ｃ＿ＣとＶ＿Ｅ＿Ｅとの間に設けられた分圧回路の
分圧端子に接続されたＮＰＮ型トランジスタを備え、こ
のトランジスタの上記エミッタと抵抗との接続点から上
記固定電位の信号を取り出すように構成したことを特徴
とする特許請求の範囲第１項記載の半導体論理装置。 - （５）固定信号発生部分は、コレクタとベースとを並列
に接続した端子が抵抗を介して高電位側の電源であるＶ
＿Ｃ＿Ｃに接続され、エミッタが抵抗を介して低電位側
の電源であるＶ＿Ｅ＿Ｅに接続されたＮＰＮ型トランジ
スタを備え、このトランジスタの上記エミッタと抵抗と
の接続点から上記固定電位の信号を取り出すように構成
したことを特徴とする特許請求の範囲第１項記載の半導
体論理装置。 - （６）固定信号発生部分はアノードが高電位側の電源で
あるＶ＿Ｃ＿Ｃに接続されたショットキーダイオードと
、コレクタとベースとを並列に接続した端子が上記ショ
ットキーダイオードのカソードに接続され、エミッタが
抵抗を介して低電位側の電源であるＶ＿Ｅ＿Ｅに接続さ
れたＮＰＮ型トランジスタとを備え、このトランジスタ
の上記エミッタと抵抗との接続点から上記固定電位の信
号を取り出すように構成したことを特徴とする特許請求
の範囲第１項記載の半導体論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082929A JPS61240654A (ja) | 1985-04-17 | 1985-04-17 | 半導体論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082929A JPS61240654A (ja) | 1985-04-17 | 1985-04-17 | 半導体論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240654A true JPS61240654A (ja) | 1986-10-25 |
Family
ID=13787919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082929A Pending JPS61240654A (ja) | 1985-04-17 | 1985-04-17 | 半導体論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240654A (ja) |
-
1985
- 1985-04-17 JP JP60082929A patent/JPS61240654A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2912174B2 (ja) | ライブラリ群及びそれを用いた半導体集積回路 | |
| US3573488A (en) | Electrical system and lsi standard cells | |
| IE53844B1 (en) | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers | |
| US4388755A (en) | Structure for and method of manufacturing a semiconductor device by the master slice method | |
| EP0011961B1 (en) | Three-state output circuit | |
| EP0021661B1 (en) | Semiconductor master-slice device | |
| JPS6351381B2 (ja) | ||
| JPH07106521A (ja) | セルベース設計半導体集積回路装置 | |
| US6013924A (en) | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit | |
| JPS61240654A (ja) | 半導体論理装置 | |
| US4659947A (en) | PLA with forward-conduction bipolar "and" array and I2 L "OR" array | |
| JPH0434307B2 (ja) | ||
| EP0074804A2 (en) | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers | |
| EP0073608B1 (en) | Masterslice integrated circuit device and method for manufacturing the same | |
| JPH04225548A (ja) | 集積回路装置 | |
| JPH0120538B2 (ja) | ||
| JPH0124377B2 (ja) | ||
| JPH01125952A (ja) | マスタスライス集積回路 | |
| JP2910456B2 (ja) | マスタースライス方式集積回路装置 | |
| JPH0666655B2 (ja) | Ｅｃｌ集積回路 | |
| JPH0513542B2 (ja) | ||
| JPH0136291B2 (ja) | ||
| JPS6021543A (ja) | マスタスライスｉｃおよびその製造方法 | |
| JP2727994B2 (ja) | 半導体集積回路 | |
| JPS59172249A (ja) | モノリシツク集積回路 |