JPS61230335A - バイポ−ラ型マスタ−スライス方式半導体集積回路 - Google Patents
バイポ−ラ型マスタ−スライス方式半導体集積回路Info
- Publication number
- JPS61230335A JPS61230335A JP60072170A JP7217085A JPS61230335A JP S61230335 A JPS61230335 A JP S61230335A JP 60072170 A JP60072170 A JP 60072170A JP 7217085 A JP7217085 A JP 7217085A JP S61230335 A JPS61230335 A JP S61230335A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- master slice
- integrated circuit
- basic cell
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ型マスタースライス方式半導体集積
回路に関する。
回路に関する。
近年ＬＳＩ（大規模集積回路）の製造コストの低減、製
造時間の短縮を図る為、トランジスタ。
造時間の短縮を図る為、トランジスタ。
抵抗を予め作成しておき、配線層でこれらの素子を接続
することにより、種々のＬＳＩを実現するマスタースラ
イス方式が採用されている。
することにより、種々のＬＳＩを実現するマスタースラ
イス方式が採用されている。
この方式では、素子形成用（拡散系）のマスクを作り直
すことなく単に配線層を形成するマスクを交換するだけ
で、多品種のＬＳＩを短期間に製造することが可能であ
る。
すことなく単に配線層を形成するマスクを交換するだけ
で、多品種のＬＳＩを短期間に製造することが可能であ
る。
第３図は従来のバイポーラ型マスタースライス方式ＬＳ
Ｉの一例の基本セルを示すパターン図である。この基本
セルは、エミッタ端子Ｅ、コレクタ端子Ｃ及び２つのベ
ース端子Ｂからなるダブルベース型トランジスタ１０個
と、抵抗端子Ｒを有する６個の拡散層抵抗の素子数合計
１６個から成っている。
Ｉの一例の基本セルを示すパターン図である。この基本
セルは、エミッタ端子Ｅ、コレクタ端子Ｃ及び２つのベ
ース端子Ｂからなるダブルベース型トランジスタ１０個
と、抵抗端子Ｒを有する６個の拡散層抵抗の素子数合計
１６個から成っている。
いま、この基本セルにより、第４図に示すＣＭＬ型の回
路を実現させると、第５図に示すマスクパターンが得ら
れる。第４図、第５図において、１゜２．８，９，１０
，１６は抵抗、３〜７，１１〜１５はＮＰＮ）ランジス
タ、ＧＮＤは接地線、ＶＥＲは電源線である。
路を実現させると、第５図に示すマスクパターンが得ら
れる。第４図、第５図において、１゜２．８，９，１０
，１６は抵抗、３〜７，１１〜１５はＮＰＮ）ランジス
タ、ＧＮＤは接地線、ＶＥＲは電源線である。
しかしながら、第３図に示す基本セルを用いて、第６図
に示すＣＭＬ回路を実現する場合、回路中の素子数は、
トランジスタ１３個、抵抗３個、素子数合計１６個で素
子数合計では、第３図に示す基本セルでマスクパターン
を実現出来るが、トラジスタと抵抗の構成比率が異なる
為、基本セル１個で実現することは不可能である。
に示すＣＭＬ回路を実現する場合、回路中の素子数は、
トランジスタ１３個、抵抗３個、素子数合計１６個で素
子数合計では、第３図に示す基本セルでマスクパターン
を実現出来るが、トラジスタと抵抗の構成比率が異なる
為、基本セル１個で実現することは不可能である。
この様に、従来のトランジスタと抵抗とから成る基本セ
ルでは、基本セル中の素子数合計と回路図中の素子数合
計が一致していても、トランジスタと抵抗の構成比率が
異なれは、基本セル１個では実現出来ず、高密度化が非
常に犠牲になるという欠点がある。
ルでは、基本セル中の素子数合計と回路図中の素子数合
計が一致していても、トランジスタと抵抗の構成比率が
異なれは、基本セル１個では実現出来ず、高密度化が非
常に犠牲になるという欠点がある。
本発明の目的は、マスタースライス方式におけるこの様
な欠点を解決し、高密度なバイポーラ型マスタースライ
ス方式半導体集積回路を提供することＫある。
な欠点を解決し、高密度なバイポーラ型マスタースライ
ス方式半導体集積回路を提供することＫある。
本発明のバイポーラ型マスタースライス方式半導体集積
回路は、単体抵抗素子を有さず、全てダブルベース型ト
ランジスタで構成される基本セルを有している。
回路は、単体抵抗素子を有さず、全てダブルベース型ト
ランジスタで構成される基本セルを有している。
以下、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例による基本セルを示すパター
ン図である。この基本セルは、全て、エミッタ端子Ｅ、
コレクタ端子Ｃ及び２個のペース端子Ｂからなるダブル
ベース型トランジスタ（素子数１６個）から成り、第３
図の様に単体抵抗は有さない。本基本セル内で抵抗を実
現する場合、ダブルベース型トランジスタの２個のペー
ス端子３間で実現し、を性効果低減の為、コレクタ端子
Ｃは抵抗両端に加わる電位の高電位側と接続し、抵抗（
例えばＰ型）とコレクタ領域（例えばＮ型）との間を逆
バイアスの為に使用し、エミッタ端子Ｅはオープン状態
で使用する。
ン図である。この基本セルは、全て、エミッタ端子Ｅ、
コレクタ端子Ｃ及び２個のペース端子Ｂからなるダブル
ベース型トランジスタ（素子数１６個）から成り、第３
図の様に単体抵抗は有さない。本基本セル内で抵抗を実
現する場合、ダブルベース型トランジスタの２個のペー
ス端子３間で実現し、を性効果低減の為、コレクタ端子
Ｃは抵抗両端に加わる電位の高電位側と接続し、抵抗（
例えばＰ型）とコレクタ領域（例えばＮ型）との間を逆
バイアスの為に使用し、エミッタ端子Ｅはオープン状態
で使用する。
そこで第６図に示す回路を、第１図に示す本発明による
単体抵抗を有さない基本セルに、マスクパターンを実現
すると、第２図の様に成シ、同一素子数の第３図に示す
従来のトランジスタと抵抗で構成される基本セルでは、
実現出来なかった回路が実現出来る。なお、第２図、第
６図において、２１．２２．３６は抵抗、２３〜３５は
ＮＰＮ トランジスタである。
単体抵抗を有さない基本セルに、マスクパターンを実現
すると、第２図の様に成シ、同一素子数の第３図に示す
従来のトランジスタと抵抗で構成される基本セルでは、
実現出来なかった回路が実現出来る。なお、第２図、第
６図において、２１．２２．３６は抵抗、２３〜３５は
ＮＰＮ トランジスタである。
なお、以上の説明は、ＣＭＬ型回路を例に説明したが、
本発明は他の回路形式への適用も可能であり、又ダブル
ベース型トランジスタの抵抗への応用概念を、一般の半
導体集積回路への適用が可能であることも言うまでもな
い。
本発明は他の回路形式への適用も可能であり、又ダブル
ベース型トランジスタの抵抗への応用概念を、一般の半
導体集積回路への適用が可能であることも言うまでもな
い。
以上、詳細説明した様に、本発明によれば抵抗素子もダ
ブルベース型トランジスタを用いて形成するので、不使
用素子が発生して高密度化が犠牲になることもなく、か
つどのトランジスタでも抵抗として使用出来ることによ
る設計の自由変の向上と、これによる設計工数の低減さ
れたバイポーラ型マスタースライス方式半導体集積回路
が得られる。
ブルベース型トランジスタを用いて形成するので、不使
用素子が発生して高密度化が犠牲になることもなく、か
つどのトランジスタでも抵抗として使用出来ることによ
る設計の自由変の向上と、これによる設計工数の低減さ
れたバイポーラ型マスタースライス方式半導体集積回路
が得られる。
第１図は本発明の一実施例の基本セルを示すパターン図
、第２１＆ｆｉ第１図の基本セルに第６図の回路を実現
させたマスクパターン図、第３図は一従来例の基本セル
を示すパターン図、第４図はＣＭＬ回路の一例を示す回
路図、第５図は第３図の基本セルに第４図の回路を実現
させたマスクパターン図、第６図はＣＭ Ｌ回路の他の
例を示す回路図である。 ２１．２２，３６・・・・・・抵抗、２３〜３５・・・
・・・ＮＰＮ）ランジスタ、Ｂ・・・・・・ペース端子
、Ｃ・川・・コレクタ端子、Ｅ・・・・・・エミッタ端
子、ＧＮＤ・・・・・・接地線、ＶＥＲ・・・・・・電
源線。 ヲ 躬６図
、第２１＆ｆｉ第１図の基本セルに第６図の回路を実現
させたマスクパターン図、第３図は一従来例の基本セル
を示すパターン図、第４図はＣＭＬ回路の一例を示す回
路図、第５図は第３図の基本セルに第４図の回路を実現
させたマスクパターン図、第６図はＣＭ Ｌ回路の他の
例を示す回路図である。 ２１．２２，３６・・・・・・抵抗、２３〜３５・・・
・・・ＮＰＮ）ランジスタ、Ｂ・・・・・・ペース端子
、Ｃ・川・・コレクタ端子、Ｅ・・・・・・エミッタ端
子、ＧＮＤ・・・・・・接地線、ＶＥＲ・・・・・・電
源線。 ヲ 躬６図
Claims (1)
- 単体抵抗素子を有さず、全てダブルベース型トランジス
タで構成される基本セルから成ることを特徴とするバイ
ポーラ型マスタースライス方式半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072170A JPS61230335A (ja) | 1985-04-05 | 1985-04-05 | バイポ−ラ型マスタ−スライス方式半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072170A JPS61230335A (ja) | 1985-04-05 | 1985-04-05 | バイポ−ラ型マスタ−スライス方式半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230335A true JPS61230335A (ja) | 1986-10-14 |
Family
ID=13481488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072170A Pending JPS61230335A (ja) | 1985-04-05 | 1985-04-05 | バイポ−ラ型マスタ−スライス方式半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275141A (ja) * | 1987-04-30 | 1988-11-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 個性化可能な半導体チップ |
-
1985
- 1985-04-05 JP JP60072170A patent/JPS61230335A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275141A (ja) * | 1987-04-30 | 1988-11-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 個性化可能な半導体チップ |
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