JPS61223924A

JPS61223924A - 信号伝送方式

Info

Publication number: JPS61223924A
Application number: JP60063901A
Authority: JP
Inventors: Shigeru Matsuoka; 繁松岡; Masanobu Nagaoka; 長岡　正伸
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-03-29
Filing date: 1985-03-29
Publication date: 1986-10-04
Also published as: US5034884A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、信号伝送方式に係り、複数の接点を有する入
力装置と処理装置との間を最少数の配線で結合し、相互
のデータを良好に送受し、かつ入力装置の接点オン動作
の抽出を良好とするようにした信号伝送方式に関するも
のである。

〔発明の背景〕

まず、第２図は、フロッピーディスクを内蔵したシステ
ム例として、一般的な情報処理装置の全体構成を示した
斜視図である。

１は、本体を示し、この本体１の中には、状態表示を行
うＣ几Ｔ２と、記憶媒体であるフロッピーメディア（以
下、フロッピーと称す。）を駆動するフロッピーディス
ク４および、次に述べる主制御回路５が格納されている
。

また、本体１の前部には、複数の接点を有する入力装置
３が配置され、オペレータによる文字等の入力を可能と
するものである。

第３図は、布線系よりみた構成であり、入力装置３から
の信号を処理する処理装置に係る主制御回路５と、ＣＲ
Ｔ２．　フロッピーディスク４および入力装置３との各
装置間は、少なくとも３本の配線に係るケーブル６．７
．８で接続されていることを示すものである。

そして、また、上記の配線のうちの少なくとも１本であ
るケーブル６を信号用として使用し、その信号線上で相
互に信号を送出あるいは受信するように構成されたもの
である。

次に、前記の第３図の主制御回路５について、そのブロ
ック図である第４図を用い説明する。

１０は、プログラム蓄積型計算ユニット（以下、ＣＰＵ
という。）で、１１は不揮発性メモリーからなり、電源
投入時に実行するプログラムを有するプートＲ，ＯＭ、
１２は、文書編集装置としての機能を実行するプログラ
ムを格納するためのプログラムメモリー、１４は、ドツ
トマトリクスで漢字を表わすドツトデータを漢字コード
の索引として記憶するキャラクタ−ジェネレータ、１５
は、ＣＰＵＩ　Ｏの指令に従って、キャラクタ−ジェネ
レータ１４よりドツトデータを読み出し、ＣＲ，Ｔ２を
動作させる信号を発生するコントローラである。

１３は、一時記憶部に係るフロッピーディスク４を制御
するフロッピーディスク制御回路（ＦＤＣ）で、たとえ
ば、富士通社製ＭＢ８８７７Ａである。

また、１６は、入力装置３からのキー人力情報を制御す
るキー人力制御装置に係るキー人力ＣＥである。

そして、回路相互は、パスライン２０で結合されている
。

上記の構成において、いま電源が投入されると、ＣＰＵ
ｌ０は、イニシャルプログラムローダであるブー）ＲＯ
ＭＩＩに記憶されたプログラムを実行する。

一般に、このようなプログラムの目的は、フロッピーデ
ィスク４にセットされたフロッピーに記憶されているシ
ステムプログラムを、プログラムメモリー１２に転送す
るものである。

そして、この転送が終了すると、ＣＰＵＩ　Ｏは、プロ
グラムメモリー１２に記憶されたシステムプログラムの
先頭番地へ制御を分岐する。

その結果、入力装置３上での操作キー人力に従い、キー
人力ＣＥ１６．ＣＰ［Ｊｌｏを介し、ＣＢｒ４上への文
字の表示２文書編集等の処理が可能になるものである。

いま、このようなシステム構成になる、入力装置と本体
との間の信号授受について考えてみることにする。

入力装置３は、特定のキースイッチのオン動作を抽出し
、該抽出されたアドレスを本体１に送出し、本体１から
の信号を受信することにょシ、またキースイッチのオン
動作を抽出する処理を繰り返すものである。

このようなものの最も近い公知例としては、特開昭５７
−１７４６３３号公報記載のものがある。

これによれば、本体と入力装置間を少ない配線で接続可
能とするため、データの送受を１本の信号線で行う、半
二重のシリアル伝送方式を採用している。つまり、キー
スイッチ抽出処理ＴＩ＋　データ送出処理Ｔ２ｔデータ
受信処理Ｔ３を繰シ返すものである。

その開示内容によれば、同一信号線で、データの衝突も
なく、動作可能ではある。

ただし、前述のように、各処理ＴＩ、Ｔ２．Ｔ３のモー
ド繰シ返しであるため、実際のキースイッチ抽出時間は
、Ｔｌ　＋Ｔ２　＋Ｔ３となってしまうものである。

これは、（Ｔ２　＋Ｔａ　　）の時間帯に、キースイッ
チが押された場合、（Ｔ２　＋Ｔ３　）応答が遅くなる
こと、また当該時間内に、キースイッチのオン、オフが
あると、キースイッチのオン動作自体、抽出ができない
ことになり好ましくないという問題点を有するものであ
る。

〔発明の目的〕

本発明は、入力装置と処理装置間の信号伝達を最も少な
い信号線を用いて行い、かつ、その入力装置におけるキ
ースイッチのオン動作抽出処理を向上せしめうるように
した信号伝送方式の提供を、その目的とするものである
。

〔発明の概要〕

本発明に係る信号伝送方式は、複数の接点を有する入力
装置と、その入力装置からの信号を処理する処理装置間
を、少なくとも３本の配線で結合し、これらの配線のう
ちの少なくとも１本を信号用として使用し、その信号線
上で相互に信号を送出あるいは受信するように構成した
信号伝送方式において、前記の送出あるいは受信するタ
イミングと、上記入力装置の接点オン動作を抽出する処
理タイミングとを同期させるようにしたものである。

さらに補足すると、次のとおりである・本発明は、前記
の目的を達成するため、本体と入力装置とのデータ送受
タイミングにおいて、送出あるいは、受信する場合は、
キースイッチの抽出動作（以下、スキャンニングと称す
。）を基準としてタイミングを発生させ、当該送出、受
信タイミング中もスキャンニングを行うようにしたもの
である。

すなわち、データ送信の場合は、キースイッチのスキャ
ンニング回数を基準として、送出する１データ長を決定
するようにし、またデータ受信の場合は、１データをと
りこむタイミングを、キースイッチのスキャンニング回
数を基準として決定するようになして、相互の同期をと
ることで、達成されうるようにしたものである。

〔発明の実施例〕

本発明の信号伝送方式の実施例を、さ°きの第２図ない
し第４図をも合せ、各図を参照して説明する。

第１図は、本発明の一実施例に係る信号伝送方式の実施
に用いられる、主制御回路におけるキー人力制御装置と
、入力装置間の詳細構成を示すブロック図、第５図は、
そのデータ送受を行うデータ形式説明図、第６図ないし
第１２図は、本発明の一実施例に係る信号伝送方式の各
処理フローチャート図である。

第１図において、キー人力ＣＥ１６は、処理集積回路（
以下、処理ＩＣと称す）３０と、当該処理ＩＣ３０のＴ
Ｘ２端子および、ＲＸ２端子に接続されたデータ送受用
のオープンコレクタ型のバッファ素子３１および４５と
、そのバッファ素子３１および４５の他方の端子に接続
された信号線３２とから構成されている。

なお、２０は、さきに述べたパスラインである。

また、入力装置３は、演算大規模集積回路（以下、演算
ＬＳＩと称す）３３と、該演算ＬＳ’Ｉ３３のＴＸＩ端
子及びＲＸＩ端子に接続された、情報送受用のオーブン
コレクタ型のバッファｆｉ子３４及び３５と、該バッフ
ァ素子３４及び３５の他方の端子に接続されたデータを
重畳する信号線３２と、抵抗を介して接続された電源と
、演算ＬＳＩ３３の他の端子に接続されス、イツチオン
箇所の抽出に使用するセレクタ回路３６と、デコーダ回
路３７と、該セレクタ回路３６及び該デコーダ回路３７
の他方の端子に接続されたスイッチマトリクス３８と、
発光ダイオード４１の点灯用として演算ＬＳＩ３３の他
の端子に接続されたＮＯＴ素子３９と、該ＮＯＴ素子３
９の他方の端子忙接続された該発光ダイオード４１と、
該発光ダイオード４１の他方の端子に抵抗を介して接続
された電源と、ブザー４４の鳴動用として演算ＬＳＩ３
３の他の端子に接続されたバッファ素子４０と、該バッ
ファ素子４０の他方の端子に接続された２人力ＮＡＮＤ
素子４３と、該２人力ＮＡＮＤ素子４３の他方の端子に
入力として接続された発振回路４２と、該２人力ＮＡＮ
Ｄ素子４３の他方の端子に出力として接続された該ブザ
ー４４と、該ブザー４４の他方の端子に接続された電源
と、演算ＬＳ　Ｉ　３３の他方の端子に接続されたＰボ
ート人力５３とから構成されている。

前記構成の動作としては、さきのＣＰＵｌ０からパスラ
イン２０を経由したデータが、処理ＩＣ３０に与えられ
ると、ＴＸ２端子よりデータを出力し、バッファ素子３
１を経由して信号線３２に送出される。該データは、ケ
ーブル６をとおり、入力装置３の中にあるバッファ素子
３５を経由して、演算Ｌ８Ｉ３３へ入力される。入力後
データを判別し、５結果ｔＮＯＴ素子３９を経由して発
光ダイオード４１を点灯するか、あるいは、バッファ素
子４０を経由して２人力ＮＡＮＤ素子４３の入力端子を
・・イレペルにして、他の入力端子に発振回路４２の出
力が接続されていることにより、該発振回路４２の出力
に同期してブザー４４を鳴動させる。

次に、目的とするスイッチオン箇所の抽出として、セレ
クタ回路３６及びデコーダ回路３７へ、それぞれアドレ
ス信号５０及び５１を出力し、スィッチマトリクス３８
全体をスキャンニング操作する。

該処理中、セレクタ回路３６の出力信号５２に着目し、
該出力信号５２がハイレベルのとき、スイッチがオンし
ていることを表わす。すなわち、アドレス信号５０及び
５１が該スイッチオンアドレスを表わしていることにな
る。

該処理を継続して、スイッチマトリクス３８中のスイッ
チオンアドレスを抽出し、演算ＬＳＩ３３のＴＸＩ端子
よシデータを出力し、バッファ素子３４を経由して信号
線３２へ送出される。該データは、ケーブル６をとおり
、キー人力ＣＥ１６の中にあるバッファ素子４５を経由
して、処理ＩＣ，３０へ入力される。

この処理結果により送出されたデータは、パスライン２
０を経由して、ＣＰＵｌ０により判別されるものである
。

次に、上記に説明した回路において、本実施例係る信号
伝送方式の処理内容について説明する。

まず、第５図は、さきに述べたバッファ素子３４を経由
して信号線３２上にあられれるデータを表わしたもので
ある。

（Ａ）はデータ形式を示したもので、スタートビット８
ＴＢおよびストップビット８ＴＰＢで挾まれた８ビツト
のデータからなるフォーマットは、ノンリターンゼロ（
以下、ＮＲＺと称す。）方式％式％（Ｂ）は、受信形式を示したもので、スタートビットｓ
ＴＢの立下りをとらえ、Ｔ／２後に０であることを確認
したのち、１時間ごとに、データの各ビットの中央をね
らいながらサンプリングし、Ｄｏ　％Ｄ７のデータを読
みとるものである。ストップピッ）ＳＴＰＴの１を確認
し、１データを終了する。

（Ｃ）は、送信形式を示したもので、データＤｏ〜Ｄ７
は、スタートビット８ＴＢ　　Ｏ，ストップピッ）ＳＴ
ＢＴｌで挾まれた状態が１データである。

さらに、第６図から第１２図によって、その詳細な処理
内容を説明する。

電源投入後、ステップ１００，１０１においてキー人力
ＣＥ１６及び、入力装置３内部のカウンタ類を初期化す
るイニシャル処理を行う。

この処理後、第１図のキー人力ＣＥ１６側起動をなり、
入力装置３は、待状態となる。

この状態下で、ステップ１０２で初期動作処理終了を確
認したのち、ステップ１０３によって、スキャンニング
開始データの送出全行う。

この送出データを、ステップ１０４のサブルーチンで解
析処理し、ステップ１０５ヘデータを送出する。このス
テップ１０５は、入力装置３から送出された受信データ
を判別し、次にステップ１０６で判別完了チェック処理
がなされる。その後、ステップ１０７で、制御データ送
出を行うものである。

この制御データは、ステップ１０４のサブルーチンで解
析処理され、以下、ステップ１０５゜１０６．１０７，
１０４と、一定条件のもと、繰り返し処理される。

次に、第７図を用い、前述のステップ１０４のサブルー
チンについて説明する。

ステップ１０８は、演算ＬＳＩ３３のＲ，ＸＩ端子が０
か否かをチェックし、もし、０であれば、さきのステッ
プ１０３（スキャンニング開始ｆ−タの送出）か、ある
いは、ステップ１０７（制御データ送出）からの送出デ
ータの先頭であると判断する。次に、ステップ１０９で
、レジスタＡのチェックを行う。

レジスタＡがＡ＝０のときは、受信処理モードのときで
アシ、ステップ１１０で、スキャンニングＺモードを実
施する。これは、第１１．１２図で後述するが、受信処
理と、スキャンニングを合せて行うモードである。

すなわち、データを受信する場合、データの受信と、ス
キャンニング処理とを同時に行って、同期させるもので
ある。

この処理後、スキャンニング結果を表示するレジスタＤ
の内容をステップ１１１でチェックする。

Ｄ＝０であれば、キーオンアドレスなしであり、ステッ
プ１１３でレジスタＡ＝２とし、もし、Ｄ≧１であれば
、ステップ１１２でレジスタＡ＝１とする。

つまり、Ａ＝２とは、送出データないため、再度スキャ
ンニングを実施すること、またＡ＝１とは、送出データ
があるため、送出処理と、スキャンニングを合せて実施
することが必要であることを、それ゛ぞれ示している。

次に、ステップ１１４で、受信処理されたデータを処理
し、発光ダイオード４１の点灯、消灯等を行う。また、
ステップ１０９ヘジヤンプし、レジスタ人の内容により
処理を続行する。

レジスタＡ＝１のときは、送出データアシ、を示してお
シ、ステップ１１９で、データ送出処理とスキャンニン
グとを合せて行う、第９，１０図で後述のスキャンニン
グＹモードを実施する。

すなわち、データの送出と、スキャンニング処理を同時
に行って、同期させるものである。

その後、ステップ１２０で、レジスタＡ＝Ｏとする。こ
うすることにより、データ送出の次は、本体１からの受
信信号待ちとすることができる。

さきのステップ１０９で、レジスタＡ＝２の場合は、送
信あるいは、受信処理をともなわない、スキタンニング
Ｘモードを、ステップ１１５で実施する。その結果、レ
ジスタＤ≧１をステップ１１６でチェックし、Ｄ≧１の
ときは、ステップ１１７で、レジスタＡ＝１、つまシ、
次は、データ送出処理と、スキャンニングとを合せて行
う、スキャンニングＹモードを実施する。

Ｄ＝Ｏのときは、ステップ１１８で、レジスタＡ＝２、
つまシ、次は、再度、スキタンニングＸモードを実施す
る。

次に、上述したところのスキャンニングｘ、　　ｙ。

Ｚの各々の処理内容について説明する。

第８図は、スキタンニングＸモードを示すものである。

ステップ１１９で、アドレスＮを出力する。これは、さ
きの第１図におけるセレクタ回路３６及びデコーダ回路
３７へのアドレス信号５０．５１に相当するものである
。

次に、入力有無をステップ１２０でチェックする。これ
は、第１図におけるセレクタ回路３６の出力信号５２が
ハイレベルかどうかをチェックすることに相当する。

しかして、入力布のときは、ステップ１２１でレジスタ
Ｄを歩進させ、ステップ１２３で、そのときのアドレス
Ｎを一旦格納する。

また、ステップ１２０で、入力熱のときは、ステップ１
２２で、ステップ１２１，１２３に相当するＮＯＰを挿
入する。つまり、どのルートを通っても等しい時間とな
るよう、処理時間合せを行うものである。

ステップ１２４で、アドレスＮを歩進させ、一旦格納す
る。次に、ステップ１２５で、アドレスＮを４ビツト右
シフトする。この結果、Ｎ４が、８であるかどうかを、
ステップ１２６でチェックする。

これは、０〜１２７のアドレス・スキャンニングを完了
したかどうかをチェックするもので、以下の処理を実施
することになる。

右へ４ビツトシフト ↓ ００００１０００　　＝８Ｎ４＝８でないならば、まだＯ〜１２７のアドレス・ス
キャンニングを完了していないことになり、ステップ１
１９ヘジヤンプし、処理をくりかえすものである。

ステップ１２６で、Ｎ４＝８のときは、ステップ１２７
で、レジスタＮのクリアを実施するものである。

第９図、第１０図は、スキャンニングＹモードを示す、
ものである。

このモードは、本体１（処理装置）への送信処理と、ス
キャンニングを合せて行うモードで、さきに述べた同期
に係るものである。

すなわち、ステップ１２８で、ＴＸ１端子へＯ出力する
処理を実施する。この処理は、ステップ１２９で、タイ
マーチアンプまで継続され、スタートビット長を形成す
るものである。

ここで、送出するデータと処理内容の関係についてふれ
ておくと、次のとおシである。

その内容としては、スキャンニングのアドレス更新と、
送出するデータのビット長を合わせる、つまシ、同期を
とることにある。

′すなわち、さきの第５図（Ｃ）に示す送信形式のごと
く、スタートビット５ＴＢ＝Ｏ，データ８ビツトＤｏ〜
Ｄ’ｌｅ　ストップビット５ＴＰＢ＝１とする。

ここで、０〜１２７のスキャンニングアドレスとの相関
を次のように考える。

スキャンニングアドレス　　　データビットつまシ、ス
キャンユングアドレス１６単位が、データ１ビツト長を
形成するようにするものである。

ステップ１３０で、データのＢビット目を、’Ｉ’Ｘ１
端子へ出力する処理を行う。

ステップ１３１では、レジスタＢを歩進させておくもの
でアシ、このレジスタＢは、送信したデータビット数を
示すことになる。

ステップ１３２で、アドレスＮを出力する。

これは、第１図におけるセレクタ回路３６及びデコーダ
回路３７へのアドレス信号５０．５１に相当するもので
ある。

次に、入力有無をステップ１３３でチェックする。これ
は、第１図におけるセレクタ回路３６の出力信号５２が
、へイレペルかどうかをチェックすることに相当する。

しかして、入力有のときは、ステップ１３４で、レジス
タＤを歩進させ、ステップ１３５で、そのトキノアドレ
スＮを一時格納する。

ステップ１３３で、入力無のときは、ステップ１３６で
、ステップ１３４，１３５に相当するＮＯＰを挿入する
。つまり、どのルートを通っても等しい時間となるよう
、処理時間合せを行うものである。

ステップ１３７で、アドレスＮを歩進させ、一旦格納す
る。

次に、ステップ１３８でアドレスＮを４ピツト左ヘシフ
トする。この結果、Ｎ４が０であるかどうかを、ステッ
プ１３９でチェックする。

この処理は、データ１ビツト長に相当する１６単位のア
ドレスが出力されたかどうかをチェックするもので、Ｎ
、＝Ｏでなければ、ＮＯＰを挿入し、時間補正を行うス
テップ１４０を実行し、ステップ１３２ヘジヤンプする
。

しかして、ステップ１３９でＮ４＝０のときは、Ｂ＝８
か否かをステップ１４１でチェックする。

８でないときは、まだデータの送信が完了しておらず、
ステップ１３０ヘジヤンプし、処理を継続するものであ
る。

ステップ１４１で、Ｂ＝８のときは、ＴＸ１端子へ１を
出力する。つま夛、ストップビット５ＴＰＢを出力する
ステップ１４２を実行し、ステップ１４３によって、そ
のビット長を確保する。

その後、ステップ１４４によシ、レジスタＮ、　　Ｈの
クリアを実施するものである。

第１１図、第１２図は、スキャンユング２モードを示す
ものである。

このモードは、本体１からのデータ受信処理と、スキャ
ンニングを合せて行うモードで、さきに述べた同期に係
るものである。

ステップ１４５と１４６とで、ａｘｉ端子への入力信号
がＴ／２時間０であることを検知、つまり、スタートビ
ットＳＴＢ’ｅ確認後、次の処理に移る。

受信処理と、スキャンニング処理の関係として、穆信の
場合と同様、スキャンニングアドレス１６単位がデータ
１ビツト長を形成するようにする。

つまり１受信データがあることを確認後に、スキャンニ
ングを開始することで、受信データとの同期をとること
にある。

すなわち、ステップ１４７で、アドレスＮｉ歩進力する
。これは、第１図におけるセレクタ回路３６及びデコー
ダ回路３７へのアドレス信号５０゜５１に相当するもの
である。

次に、入力有無をステップ１４８でチェックする。これ
は、第１図におけるセレクタ信号３６の出力信号５２が
へイレペルかどうかをチェックすることに相当する。

しかして、入力布のときは、ステップ１４９で、レジス
タＤを歩進させ、ステップ１５０で、そのときのアドレ
スＮを一時格納する。

ステップ１４８で、入力熱のときは、ステップ１５１で
、ステップ１４９，１５０に相当するＮＯＰを挿入する
。つまり、どのルートを通っても等しい時間となるよう
、処理時間合せを行うものである。

ステップ１５２で、アドレスＮｉ歩進させ、一旦格納す
る。次にステップ１５３で、アドレスＮを４ビツト左ヘ
シフトする。この結果、Ｎ４が０であるかどうかをステ
ップ１５４でチェックする。

この処理は、データ１ビツト長に相当する１６単位のア
ドレスが出力されたかどうかをチェックするもので、Ｎ
４　＝Ｏでなければ、Ｎｏｎ挿入し、時間補正を行うス
テップ１５８を実行し、さきのステップ１４７ヘジヤン
プする。

しかして、ステップ１５４でＮ４＝０のときは、ステッ
プ１５５でＲＸＩ端子への入力データをとりこみ、デー
タエリアへ格納する。

次に、ステップ１５６で、レジスタＢを歩進させる。こ
の歩進したＢ値が８か否かを、ステップ１５７でチェッ
クする。これは、受信データが８ビツトとシこみを完了
したかどうかを判定するもので、否の場合は、さきのス
テップ１４７ヘジヤンプし、処理を継続する。

ステップ１５７の結果、Ｂ＝８のときは、ステ＆層１＋ｉ＝、マプ１５８でタイマーＴセット処理を行う。このタ
イマー完了を、ステップ１５９でチェックする。

これは、ストップピッ）ＳＴＰＢ長を確認していること
にほかならないものである。

ステップ１６０で、ＲＪＸ１端子への入力信号レベルを
チェックする。Ｏのときは、ストップピッ）ＳＴＰＢは
１である約束事項より、受信データ自体、エラーと判断
し、エラーフラグをセットするステップ１６１を実行す
る。

回復手段としては、そのエラーフラグをうけ、さきの第
７図のステップ１１４内で、再送信コードを作成してＡ
＝１とし、次のステップとして、ステップ１０９，１１
９と実行し、再び、ステップ１１０でデータを受信する
ようにするものである。

ステップ１６０で、レベルが１のときは、正常なストッ
プピットであシ、レジスタＢ　、Ｎ’！ｒクリアする処
理ステップ１６２を実行する。

〔発明の効果〕

本発明によれば、キースイッチのオン動作抽出島理と、
本体（処理装置）とのデータ送受処理タイミングとを同
期化することにより、最も少ない信号線数で構成する入
力装置を提供することが可能でアシ、かつ、最も効率の
良いキースイッチのオン動作抽出処理を所期しうる信号
伝送方式の具現化を可能とするものである。

【図面の簡単な説明】

第１図は、本発明の一実施例に係る信号伝送方式の実施
に用いられる、主制御回路におけるキー・入力制御装置
と、入力装置間の詳細構成を示すプロ□ツク図、第２図
は、一般的な情報処理装置の全体構成斜視図、第３図は
、第２図に示す構成を布線系より見たブロック図、第４
図は、第３図に示す主制御回路の構成を示すブロック図
、第５図は、データ送受を行うデータ形式説明図、第６
図ないし第１２図は、本発明の一実施例に係る信号伝送
方式の各処理フローチャート図である。１・・・本体、３・・・入力装置、５・・・主制御回路
、６・・・ケーブル、ｌＯ・・・プログラム蓄積型計算
ユニット、第４図情ダ閃（Ａ）　　デ゛−ダ形べＣＢ）　　斐４ぎ＠ブ５２（Ｃ）送信ｆ−／べＯＤｏ　　Ｄｒ　　Ｄｚ　　Ｏｓ　Ｄｔ　　Ｏｓ　　Ｄ
６Ｄ’ｉ　　／Ｓｒａ　　　　　　　　　　　　　ＳＴ
Ｂ”Ｙ１国第９（！ｌ

Claims

【特許請求の範囲】

１、複数の接点を有する入力装置と、その入力装置から
の信号を処理する処理装置間を、少なくとも３本の配線
で結合し、これらの配線のうちの少なくとも１本を信号
用として使用し、その信号線上で相互に信号を送出ある
いは受信するように構成した信号伝送方式において、前
記の送出あるいは受信するタイミングと、上記入力装置
の接点オン動作を抽出する処理タイミングとを同期させ
るようにしたことを特徴とする信号伝送方式。