JPS6122356Y2

JPS6122356Y2 -

Info

Publication number: JPS6122356Y2
Application number: JP16393779U
Authority: JP
Priority date: 1979-11-27
Filing date: 1979-11-27
Publication date: 1986-07-04
Also published as: JPS5683146U

Description

【考案の詳細な説明】本考案はNRZ−Ｌ入力信号からSP−Ｍ出力信
号をクロツク信号により直接得ることにより回路
の筒素化を計つたシングルロツクによるNRZ−
Ｌ／SPM変換回路に関する。[Detailed Description of the Invention] The present invention is a single-lock NRZ-R, which aims to simplify the circuit by directly obtaining an SP-M output signal from an NRZ-L input signal using a clock signal.
Regarding L/SPM conversion circuit.

NRZ−Ｌとは、信号の「１」および「０」をそ
のクロツク区間だけ電圧で「１」あるいは「０」
に保持する信号伝送方式である。一方、SPM
（Split Phase Mark）は「１」から「０」に変化
する電圧あるいは「０」から「１」に変化する電
圧でSPMの「１」あるいは「０」が表わされ、
SPMの信号「１」は１つ前のタイミングの信号
が反転したことを表わし、SPMの信号「０」は
前のタイミングの信号と同じ信号が継続している
ことを表わしている。 NRZ-L means that the signal “1” and “0” are changed to “1” or “0” by voltage during that clock period.
This is a signal transmission method that maintains On the other hand, SPM
(Split Phase Mark) is a voltage that changes from “1” to “0” or a voltage that changes from “0” to “1” to represent SPM “1” or “0”.
The SPM signal "1" indicates that the signal at the previous timing has been inverted, and the SPM signal "0" indicates that the same signal as the previous timing signal continues.

従来のNRZ−Ｌ／SPM変換回路は、例えば第
１図の回路図および第２図のタイムチヤートに示
される。すなわち、NRZ−Ｌの入力信号１（第２
図ａ）はシフトパルス２（第２図ｂ）とともに、
NANDゲート７，８を通されて（第２図ｃ，
ｄ）、セツトリセツト、フリツプフロツプ（Ｒ−
ＳＦ／Ｆ）９，１０に供給され位相がシフトさ
れる（第２図ｅ）。このシフト信号とクロツクφ
_２（第２図ｆ）とをゲート１１に入力して入力信
号「１」を検出し（第２図ｇ）、Ｊ−ＫＦ／Ｆ
１２に印加し、この入力信号「１」で反転する信
号Ｑ，（２図ｈ）を得る。これら信号Ｑ，と
クロツクφ，とをNANDゲート１３，１４，１
５に通してSPM出力（第２図ｊ）を得ている。
この回路は２個のクロツクφ，が必要であるた
め回路構成が複雑になつていた。 A conventional NRZ-L/SPM conversion circuit is shown, for example, in the circuit diagram of FIG. 1 and the time chart of FIG. 2. In other words, input signal 1 (second
Figure a) together with shift pulse 2 (Figure 2 b),
Passed through NAND gates 7 and 8 (Fig. 2c,
d), reset, flip-flop (R-
SF/F) 9 and 10 and the phase is shifted (Fig. 2e). This shift signal and clock φ
₂ (Fig. 2 f) is input to the gate 11 and the input signal "1" is detected (Fig. 2 g), and the J-K F/F
12, and obtains a signal Q, (Fig. 2h) which is inverted by this input signal "1". These signals Q and clock φ are connected to NAND gates 13, 14, 1.
5 to obtain the SPM output (Fig. 2 j).
Since this circuit requires two clocks φ, the circuit configuration is complicated.

本考案はこの欠点を改善し、NRZ−Ｌ入力信号
を外部クロツク信号φにより直接SPM出力信号
に変換するため、外部から供給する１個のタイミ
ング信号により行い、回路の簡素化を行なつた
NRZ−Ｌ／SPM変換回路を提供することにあ
る。 The present invention improves this drawback and directly converts the NRZ-L input signal into an SPM output signal using an external clock signal φ, thereby simplifying the circuit by using a single timing signal supplied from the outside.
An object of the present invention is to provide an NRZ-L/SPM conversion circuit.

以下図面により本考案を詳細に説明する。 The present invention will be explained in detail below with reference to the drawings.

第３図は本考案の実施例の回路図、第４図はそ
のタイムチヤートである。図中、１６はクロツク
φ信号入力端子、１７，２１……Ｊ−Ｋフリツプ
フロツプ、１８，１９，２０はNANDゲート素子
である。Ｊ−ＫＦ／Ｆ１７によりクロツクφ
（第４図ｂ）を２分周し、この信号とNRZ−Ｌ入
力信号（第４図ａ）とをNANDゲート１８に直接
ゲートし、入力信号「１」を検出する信号（第４
図ｄ）を作る。さらにこの信号とクロツクφを反
転した信号とをNANDゲート２０によりSPM出
力用のクロツク信号（第４図ｅ）を作る。このク
ロツク信号により、Ｊ−ＫＦ／Ｆ２１の出力
Q₂を反転させSPM出力信号（第４図ｆ）を得て
いる。なお、クロツクφの初期状態によりSPM
出力信号のタイミングが、NRZ−Ｌ入力信号の1/
２bit幅だけ遅れるので、第４図ｇ，ｈ，ｉ，ｋは
この場合についても示したものである。 FIG. 3 is a circuit diagram of an embodiment of the present invention, and FIG. 4 is a time chart thereof. In the figure, 16 is a clock φ signal input terminal, 17, 21 . . . JK flip-flops, and 18, 19, 20 are NAND gate elements. Clock φ by J-K F/F17
(Fig. 4b) is divided by 2, and this signal and the NRZ-L input signal (Fig. 4a) are gated directly to the NAND gate 18, and the signal (4th
Make figure d). Further, this signal and a signal obtained by inverting the clock φ are used to generate a clock signal for SPM output (FIG. 4e) using a NAND gate 20. This clock signal causes the output of J-K F/F21 to
The SPM output signal (Figure 4f) is obtained by inverting _Q2 . Note that depending on the initial state of clock φ, SPM
The timing of the output signal is 1/1 of the NRZ-L input signal.
Since there is a delay of 2 bit width, FIG. 4g, h, i, and k also show this case.

以上説明したように、本考案のNRZ−Ｌ／
SPM交換回路は、NRZ−Ｌ入力信号をクロツク
信号φにより、直接SPM出力信号に変換するた
め、外部タイミング信号は１本だけでよく、回路
も簡素化される利点があり、システムの他のブロ
ツクに対し、タイミング信号の供給を不要とし、
そのブロツクの回路も簡素化され、小型軽量を要
求するシステムに有効である。 As explained above, the NRZ-L/
Since the SPM exchange circuit directly converts the NRZ-L input signal into an SPM output signal using the clock signal φ, it has the advantage of requiring only one external timing signal, simplifying the circuit, and eliminating the need for other blocks in the system. In contrast, it eliminates the need to supply timing signals,
The circuit of the block is also simplified and is effective for systems that require small size and light weight.

[Brief explanation of the drawing]

第１図は従来のNRZ−Ｌ−SPM変換回路の回
路図、第２図ａ〜ｌは第１図のタイムチヤート、
第３図は本考案の実施例の回路図、第４図ａ〜ｋ
は第３図のタイムチヤートである。図において、１……シフトパルス入力端子、２……NRZ−Ｌ
入力端子、３，４……クロツクφ，入力端子、
５……SPM出力端子、６，７，８，１１，１
３，１４，１５，１８，１９，２０……NANDゲ
ート、９，１０……Ｒ−Ｓフリツプフロツプ、１
２，１７，２１……Ｊ−Ｋフリツプフロツプ、１
６……クロツクφ信号入力端子、である。 Figure 1 is a circuit diagram of a conventional NRZ-L-SPM conversion circuit, Figures 2 a to 1 are time charts of Figure 1,
Figure 3 is a circuit diagram of an embodiment of the present invention, Figures 4 a to k
is the time chart in Figure 3. In the figure, 1...Shift pulse input terminal, 2...NRZ-L
Input terminal, 3, 4...Clock φ, input terminal,
5...SPM output terminal, 6, 7, 8, 11, 1
3, 14, 15, 18, 19, 20...NAND gate, 9, 10...R-S flip-flop, 1
2, 17, 21...J-K flip-flop, 1
6...Clock φ signal input terminal.

Claims

[Scope of utility model registration request]

The first J inputs a predetermined clock and divides the frequency by 1/2.
-K flip-flop, a first NAND gate that multiplies one output of this first JK flip-flop and the NRZ-L input signal;
The circuit includes a second NAND gate that multiplies the NAND gate output and a clock obtained by inverting the aforementioned clock, and a second JK flip-flop whose clock is the output of the second NAND gate. SPM from the J-K flip-flop output of 2
NRZ-L/ which is characterized by extracting signals
SPM conversion circuit.