JPS61195017A

JPS61195017A - パルス発生装置

Info

Publication number: JPS61195017A
Application number: JP60035586A
Authority: JP
Inventors: Chukichi Mukai; 向井　忠吉
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1985-02-25
Filing date: 1985-02-25
Publication date: 1986-08-29
Also published as: JPH0416965B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野１本発明は、任意のデユーティのパルスが発生できるパル
ス発生装置に関するものである。

［背景技術１一般に、任意のデユーティのパルスが発生で外るこの種
のパルス発生！１ｌｆｆは、誘導電動機の制御などに用
いられる制御パルス（ＰＷＭ回路の制御パルス）や、任
意の波形の信号を発生するシンセサイザの制御パルスな
どを発生するものであり、従来、このようなパルス発生
！装置は、ＯＰアンプを用いて周期信号に同期した三角
波を発生させる三角波発生回路と、この三角波と設定電
圧とをレベル比較し、任意のデユーティを有するパルス
を発生するアナログコンパレータよりなる比較回路とで
構成されていた。しかしながら、このような従来例にあ
っては、三角波がＯＰアンプの特性に上るオーパシ、−
１か、１／でずれ＾ごン祷４し緋に、周期信号の周波数
の高くなると、応答性が悪くなるためにパルス発生タイ
ミングのずれやパルス幅の不揃いが発生し易いという問
題があった。

一方、このような問題が起きないようにするには高価な
ＯＰ７ンプを必要とし、コストが大幅に高くなってしま
うという不都合があった。

［発明の目的１本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、パルスの発生タイミングのずれやパ
ルス幅の不揃いが発生せず、しかもコストが安いパルス
発生装置を提供することにある。

［発明の開示ｌ（実施例１）第１図乃至１＠４図は本発明一実施例を示すものであり
、クロックパルスＰＣ考発生する発振回路１と、周期信
号Ｖｐにてリセットされ上記クロックパルスＰｃを計数
するｆ：１４１のカウンタ回路２と、第１のカウンタ回
路２のリセットの度に＠１のカウンタ回路２の直前の計
数値の略１／２が１リセフトされ上記クロックパルスＰ
ｃをダウンカウントするア・ンプグ！ンンカウンタより
なる第２のカウンタ回路３と、第２のカウンタ回路３出
力（カウントデータ）が０になったことを検出して第２
のカウンタ回路３をアップカウントに切り換える動作モ
ード切り換え回路４と、第２のカウンタ回路３出力を設
定データと比較して大小を判定するデノタルコンパレー
タよりなる複数の比較回路５．〜５ｎと、周期信号Ｖｐ
に同期して比較回路５１〜５ｎ出力Ｖ９．〜Ｖ５ｎを順
次選択して出力する選択出力回路６とで構成されでいる
。ここに、動作モード切り換え回路４は第２図に示すよ
うに、第２のカウンタ回路３出力が総て”Ｌ″′になっ
たことを検出するノア回路ＮＯＲと、第２のカウンタ回
路３のアップ／ダウン制御信号を発生する２個のＤ　７
１７ツプ７０ツブＦ、−Ｆ２とで形成されている。また
、反転クロックパルスＰｃおよび周期信号Ｖｐに基いて
ｔｌｔＪｌのカウンタ回路２のリセット信号Ｖｒおよ１
第２のカウンタ回路３のプリセット信号Ｖｐｒを発生す
る７２９９７１回路Ｍ、、Ｍ、は、第３図に示すように
、Ｄ７リツプ７０ツブＦ、、Ｆ、およびアンド回路ＡＮ
Ｄ、と、Ｄ７リツプ７０ツブＦ、およびアンド回路ＡＮ
Ｄ２とで形成されている。また、比較回路５．〜５ｎ出
力Ｖ５１〜Ｖ５ｎを周期信号Ｖｐに基いて選択出力する
選択出力回路６は、＄４図に示すように、周期信号Ｖｐ
をカウントするカウンタ回路ＣＯと、カウンタ回路ＣＯ
出力により比較回路５．〜５ｎ出力を選、択するデータ
セレクタＤＳとで形成されている。図中、インバータ回
路ＩＮは、発振回路１出力を反転して反転クロックパル
スＰｃ’を形成するものである。

以下、実施例の動作について説明する。第５図は第１図
実施例の動作を示すタイムチャートであり、いま、第５
図（ａ）に示すような所定周期Ｔの周期信号Ｖｐが入力
されると、この周期信号Ｖｐの立ち上がりを受けてワン
ショット回路Ｍ１が第５図（Ｃ）に示す反転クロックパ
ルスＰｃ’の立ち上がりに同期してトリがされ、ワンシ
ョット回路Ｍ１から第５図（ｄ）に示すような第２のカ
ウンタ回路３のクパルスＰｃ（第５図（ｂ）に示す）の
立ち上がりに同期してワンショット回路Ｍ２がトリがさ
れ、ワンショット回路Ｍ２から第５図（ｅ）に示すよう
な第１のカウンタ回路２のリセット信号Ｖｒが出力され
る。ここに、第２のカウンタ回路３には上記プリセット
信号■ρｒによって第１のカウンタ回路２のカウント数
の１／２がプリセットされるようになっている。この場
合、第１のカウンタ回路２から出力されるカウントデー
タを１桁づつ落としてｔｔＳ２のカウンタ回路３のプリ
セットデータとしてあり、第１のカウンタ回路２の直前
の計数値の略１／２が第２のカウンタ回路３にプリセッ
トされるようになっている。同時に、アップ／ダウン制
御信号を発生する動作モード切り換え回路４のＤ７リツ
プ７０ツブＦ、、Ｆ２がフンシミツト回路Ｍ−出力（プ
リセット信号Ｖｐｒ）にてリセットされ、Ｄ７リツプ７
０ツブＦ２出力ｖｆ２が第５図Ｃｊ）に示すように”Ｌ
″になって、第２のカウンタ回路３がダウンカウントモ
ードにセットされるので、クロッ々ＨＪ　ｎ、　９Ｄ−
色為内％＋１ふ９鹸＾＾Ｌ山−り門−ム３はダウンカウ
ントを開始する。一方、ワンショット回路Ｍ２から出力
されるリセット信号Ｖｒによってリセットされた第１の
カウンタ回路２は、単なるカウンタであって、リセット
が解除された時点からクロックパルスＰｃのカウント（
常にアップカウント）を開始する０次に、第２のカウン
タ回路３がクロックパルスＰｅをダウンカウントしてカ
ウンタ回路３出力が総て”Ｌ”になって計数値が０にな
ったとき、第５図（ｈ）に示すように動作モード切り換
え回路４のノア回路ＮＯＲ出力が”Ｈ”になって０検出
償号ｖ０が出力され、この０検出信号Ｖ。をクロックと
してＤ７リツプ７０ツブＦ１出力■ｒ１が第５図（ｉ）
に示すように１Ｈ”になり、これを受けてＤ７リツプ７
０ツブＦ２出力ｖｆ２がｔＪ＆５図（ｊ）に示すように
反転クロックパルスＰｃ’の立ち上がりでＨ″′にセッ
トされ、第２のカウンタ回路３のカウント動作がアップ
カウントモードに切り換えられ、第２のカウンタ回路３
はアップカウントを開始する０以上の動作は周期信号Ｖ
ｐが入力される毎に繰り返されることになり、第１のカ
ウンタ回路２および第２のカウンタ回路３のカウント数
（計数値）はそれぞれ第５図（ｆ）（ｇ）のように変化
するようになっている。つまり、第１のカウンタ回路２
は周期信号Ｖｐにて設定される１周期の間をクロックパ
ルスＰｃをアップカウントし、第２のカウンタ回路３は
直前の第１のカウンタ回路２出力を受けてその計数値の
略１／２を往復カウント（ダウンカウント−アップカウ
ント）するようになっている。

次に、各比較回路５１〜５ｎは、＃Ｓ２のカウンタ回路
３から出力されるカウントデータと、データ設定部５ａ
ｌ〜５ａｎに設定されている設定データとを比較して、
カウントデータが設定データ以下になったときに比較回
路５１〜５ｎ出力ＶＳ＋〜Ｖｓｎが″Ｈ″レベルになる
ようになっている。この場合、各比較回路５１〜５ｎ出
力ＶＳＩ〜Ｖ５ｎの各パルスのセンターは常に０検出信
号ｖ０の立ち上がり時点に一致している。この比較回路
５．〜５ｎ出力ｖ５Ｉ〜Ｖ５ｎは選択出力回路６に入力
され、周期信号Ｖｐが入力される毎に１個づつ順次デー
タブレフタＤＳにて選択されて出力される。こ、二に、
設定データに規則性をもたせてお（ことにより、その規
則性に従ったパルス幅を有するパルス列信号■６が選択
出力回路６から出力されることになる。第６図（ａ）は
データ設定部５ａ、〜５ａｎの設定データをそれぞれ”
３１′％″５”、”７”、′９”・・・・・・・・・・
・・に設定した場合における比較回路５．〜５ｎ出力Ｖ
ＳＩ〜Ｖ５ｎを示しており、同図（ｂ）は比較回路５．
の出力ＶＳ４を選択した場合の選択出力回路６の出力信
号ｖ６を示している。

第７図および第８図は周期信号Ｖｐの周期Ｔを変化（１
／２）させた場合のタイムチャートを示すものであり、
この場合、第１、第２のカウンタ回路２，３の計数値は
変化するが、データ設定部５ａ１〜５ａｎに設定されて
いる設定データは変化しないので、各比較回路５．〜５
ｎ出力ＶＳＩ〜Ｖ５ｎはパルス幅が第６図（ａ）の場合
と同一で周期だけが周期信号Ｖｐに応じて変化する。こ
の関係は、比較口１２Ｆ５１〜５　ｎ　出力Ｖ　ｓ　＋
〜Ｖ５ｎのパルス幅（″Ｈ″レベル期間）をＴｂとすれ
ば、Ｔｂ／Ｔ＝ｆＸＴｈ＝Ｄ但し、ｆ＝１／Ｔ、Ｄ：デユーティ比となる。ここに、Ｔｈは一定であるので、各比較回路５
１〜５ｎ出力のデユーティ比りは周期信号Ｖ、ｐの周波
数ｆに比例して変化するようになっている。

第９図は設定データの規則性を正弦波を発生させるよう
に設定した場合において、選択出力回路６から出力され
るパルス列信号ｖ６を示すものであり、左部は周波数が
高い場合、左部は周波数が低い場合を示している。なお
、各パルスのセンター間の間隔Ｔｐはパルス幅Ｔｔ＋が
変化しても一定になるようになっている。

（実施例２）ｔｔＩＪ１０図は他の実施例を示すもので、クロックパ
ルスＰｃを発生する発振回路１を制御電圧Ｖｅにて発振
周波数が制御されるＶ／Ｆコンバータ１ａにて形成した
ものであり、制御電圧Ｖｃを変化させてクロックパルス
Ｐｃの周波数を変化させることによって、比較回路５．
〜５ｎから出力されるパルス信号のパルス幅Ｔｈを変化
させるようにしたものであり、この関係は、Ｔ　ｈ＝　ｋＸ　１’　ｃ＝　ｋ／　ｒｅ但し、ｆｃは
クロックパルスＰｃの周波数Ｔ　ｅ＝　１　／　ｒｅｋは設定データにて決まる定数となる。第１１図および第１２図は動作を示すタイムチ
ャートであり、周期信号ｖｐの周期Ｔおよびデータ設定
部５ａ、〜５ａｎに設定されている設定データを実施例
１の第５図お上（７１６図と同一に設定し、制御電圧Ｖ
ｃを調整してクロックパルスＰｃの周波数ｒｅを略１／
２に設定した場合の動作を示している。この場合、各比
較回路５．〜５ｎから出力されるパルス信号のパルス幅
Ｔｈは１／ｒｅに比例した値（略１／２）になっている
。

［発明の効果１本発明は上述のように、クロックパルスを発生する発振
回路と、周期信号にてリセットされ上記クロックパルス
を計数する第１のカウンタ回路と、第１のカウンタ回路
のリセットの度に第１のカウンタ回路の直前の計数値の
略１／２がプリセットカウンタ回路出力が０になったこ
とを検出して第２のカウンタ回路をアップカウントに切
り換える動作モード切り換え回路と、第２のカウンタ回
路出力を設定データと比較して大小を判定するデジタル
コンパレータよりなる複数の比較回路と、周期信号に同
期して比較回路出力を順次選択して出力する選択出力回
路とで構成されており、三角波を第１、第２のカウンタ
回路および動作モード切り換え回路を用いてデジタル的
に形成しているので、周期信号の周波数が高くなった場
合にあってもパルスの発生タイミングのずれやパルス幅
の不揃いが発生しないという効果があり、しかも、総て
デジタル処理回路にて形成できるので、■Ｃ化が容易に
でき、コストを安くすることができるという効果がある
。

【図面の簡単な説明】

第１図は本発明一実施例のブロック回路図、第２図乃至
第４図は同上の要部具体回路図、第５図乃至第９図は同
上の動作説明図、第１０図は他の実施例のブロック回路
図、第１１図お上Ｖ第１２図は同上の動作説明図である
。１は発振回路、１ａはＶ／Ｆコンバータ、２は第１のカ
ウンタ回路、３は第２のカウンタ回路、４は動作モード
切り換え回路、５１〜５ｎは比較回路、６は選択出力回
路である。

Claims

【特許請求の範囲】

（１）クロックパルスを発生する発振回路と、周期信号
にてリセットされ上記クロックパルスを計数する第１の
カウンタ回路と、第１のカウンタ回路のリセットの度に
第１のカウンタ回路の直前の計数値の略１／２がプリセ
ットされ上記クロックパルスをダウンカウントするアッ
プダウンカウンタよりなる第２のカウンタ回路と、第２
のカウンタ回路出力が０になったことを検出して第２の
カウンタ回路をアップカウントに切り換える動作モード
切り換え回路と、第２のカウンタ回路出力を設定データ
と比較して大小を判定するデジタルコンパレータよりな
る複数の比較回路と、周期信号に同期して比較回路出力
を順次選択して出力する選択出力回路とよりなるパルス
発生装置。
（２）前記発振回路を制御電圧にて発振周波数が制御さ
れるＶ／Ｆコンバータにて形成したことを特徴とする特
許請求の範囲第１項記載のパルス発生装置。