JPS61194905A - デジタル集積周波数復調回路 - Google Patents
デジタル集積周波数復調回路Info
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- JPS61194905A JPS61194905A JP61037140A JP3714086A JPS61194905A JP S61194905 A JPS61194905 A JP S61194905A JP 61037140 A JP61037140 A JP 61037140A JP 3714086 A JP3714086 A JP 3714086A JP S61194905 A JPS61194905 A JP S61194905A
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- signal
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- clock signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/06—Transmission systems characterised by the manner in which the individual colour picture signal components are combined
- H04N11/18—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous and sequential signals, e.g. SECAM-system
- H04N11/186—Decoding means therefor
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Processing Of Color Television Signals (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、集積された周波数復調回路に関するもので
ある。
ある。
［従来技術］
この種の回路は文献（Ａｒｃｈｉｖ ｄｅｒ ｅｌｅｃ
ｔｒｏｎ’５ｃｈｅｎ Ｕ ｂｅｒｆｒａａｕｎｇ１
９８２年２９２〜２９８頁、特に２９３および２９４頁
の第１図および第２図参照）に記載されている。この文
献に記載された技術はＶＨＦ放送信号の周波数変調信号
の復調を行なうものであり、そこに記載された装置はヨ
ーロッパの標準方式によるＶＨＦ放送信号中に含まれて
いるステレオ信号も復調するように設計されている。
ｔｒｏｎ’５ｃｈｅｎ Ｕ ｂｅｒｆｒａａｕｎｇ１
９８２年２９２〜２９８頁、特に２９３および２９４頁
の第１図および第２図参照）に記載されている。この文
献に記載された技術はＶＨＦ放送信号の周波数変調信号
の復調を行なうものであり、そこに記載された装置はヨ
ーロッパの標準方式によるＶＨＦ放送信号中に含まれて
いるステレオ信号も復調するように設計されている。
［発明の解決すべき問題点］
この発明の目的は、前記のような従来技術による回路を
ＳＥＣＡＭカラーテレビジョン信号のデジタル周波数復
調に使用できるように改善して最良のものとすることで
ある。
ＳＥＣＡＭカラーテレビジョン信号のデジタル周波数復
調に使用できるように改善して最良のものとすることで
ある。
本発明者の検討によれば、従来の装置は基本的にはＳＥ
ＣＡＭ復調に適したものであるが、集積回路チップ上の
装置に必要な面積が非常に大きくなり実用できない程度
になる欠点がある。
ＣＡＭ復調に適したものであるが、集積回路チップ上の
装置に必要な面積が非常に大きくなり実用できない程度
になる欠点がある。
［問題点解決のための手段］
したがって、この点を改善することは基本回路がチップ
上で妥当な面積となるように構成することである。
上で妥当な面積となるように構成することである。
この発明によれば、第１のクロック信号により決定され
るサンプリング速度で周波数変調されたアナログ信号サ
ンプルを受信する入力端子と、この入力端子に接続され
た第１および第２の信号路とを具備し、第１の信号路は
、前記サンプルと第１の予め定められた信号とを混合す
る第１のデジタル混合装置と、この第１のデジタル混合
装置の出力に結合された第１のローパスフィルタと、こ
の第１のローパスフィルタに後続し第２のクロック信号
によってクロックされる第１のサンプリング段とを具備
し、第２の信号路は、前記サンプルと第２の予め定めら
れた信号とを混合する第２のデジタル混合装置と、この
第２のデジタル混合装置の出力に結合された第２のＯ−
バスフィルタと、この第２のローパスフィルタに後続し
第２のクロック信号によってクロックされる第２のサン
プリング段とを具備し、第１のクロック信号は第２のク
ロック信号の４倍の周波数であり、第１および第２のロ
ーパスフィルタのそれぞれは伝達関数Ｈ（Ｚ）として、 Ｈ（ｚ）−（１＋Ｚ４ ）Ｓを有し、 ここで之は第１のクロック信号の周波数に対応する複素
数周波数変数であり、ｚ−Ｌはローパスフィルタに含ま
れる多数の同様な遅延段によって生成された遅延をシン
ボル化したものであり、前記遅延は第１のクロック信号
の周期に等しいデジタル集積周波数ｊａ１１回路が提供
される。
るサンプリング速度で周波数変調されたアナログ信号サ
ンプルを受信する入力端子と、この入力端子に接続され
た第１および第２の信号路とを具備し、第１の信号路は
、前記サンプルと第１の予め定められた信号とを混合す
る第１のデジタル混合装置と、この第１のデジタル混合
装置の出力に結合された第１のローパスフィルタと、こ
の第１のローパスフィルタに後続し第２のクロック信号
によってクロックされる第１のサンプリング段とを具備
し、第２の信号路は、前記サンプルと第２の予め定めら
れた信号とを混合する第２のデジタル混合装置と、この
第２のデジタル混合装置の出力に結合された第２のＯ−
バスフィルタと、この第２のローパスフィルタに後続し
第２のクロック信号によってクロックされる第２のサン
プリング段とを具備し、第１のクロック信号は第２のク
ロック信号の４倍の周波数であり、第１および第２のロ
ーパスフィルタのそれぞれは伝達関数Ｈ（Ｚ）として、 Ｈ（ｚ）−（１＋Ｚ４ ）Ｓを有し、 ここで之は第１のクロック信号の周波数に対応する複素
数周波数変数であり、ｚ−Ｌはローパスフィルタに含ま
れる多数の同様な遅延段によって生成された遅延をシン
ボル化したものであり、前記遅延は第１のクロック信号
の周期に等しいデジタル集積周波数ｊａ１１回路が提供
される。
［実施例］
以下添附図面を参照にして実施例で詳細に説明する。
第１図は通常の設計による種々の回路を示している。す
なわち、入力ｅに接続された２つの信号路に同じように
挿入された第１および第２のデジタル混合装置ｄ１およ
びｄｌｌ２と、それぞれこれらに後続する第１および第
２のデジタルローパスフィルタｔｐｌおよびｔｐ２と、
それら第１および第２のデジタルローパスフィルタｔｐ
ｌおよびｔｐ２にそれぞれ後続し第２のクロック信号ｔ
２でクロックされる第１および第２のサンプリング段ａ
ｓ１およびａｓ２とを備えている。第１のクロック信号
ｒ１の各周期における同じサンプリングの瞬間において
、１０進数１、０、−１、０，１・・・に等価な２進数
が第１のデジタル混合装［ｄｌｌに供給され、一方、同
じサンプリングの瞬間に１、０進数０．１．Ｏ。
なわち、入力ｅに接続された２つの信号路に同じように
挿入された第１および第２のデジタル混合装置ｄ１およ
びｄｌｌ２と、それぞれこれらに後続する第１および第
２のデジタルローパスフィルタｔｐｌおよびｔｐ２と、
それら第１および第２のデジタルローパスフィルタｔｐ
ｌおよびｔｐ２にそれぞれ後続し第２のクロック信号ｔ
２でクロックされる第１および第２のサンプリング段ａ
ｓ１およびａｓ２とを備えている。第１のクロック信号
ｒ１の各周期における同じサンプリングの瞬間において
、１０進数１、０、−１、０，１・・・に等価な２進数
が第１のデジタル混合装［ｄｌｌに供給され、一方、同
じサンプリングの瞬間に１、０進数０．１．Ｏ。
−１、０・・・に等価な２進数が第２のデジタル混合装
置ｄｓ２に供給される。前記の従来技術の説明で述べた
ようにこれらの数値の供給によって適当なアナログ−デ
ジタル変換装置（図示せず）によって出力された入力ｅ
におけるデジタル信号は、−第２のクロック信号と同じ
周波数を有しているが、位相が正確に９０°個となって
いる２個の信号と混合される。
置ｄｓ２に供給される。前記の従来技術の説明で述べた
ようにこれらの数値の供給によって適当なアナログ−デ
ジタル変換装置（図示せず）によって出力された入力ｅ
におけるデジタル信号は、−第２のクロック信号と同じ
周波数を有しているが、位相が正確に９０°個となって
いる２個の信号と混合される。
第１図においては、２個のローパスフィルタｔｐｔ 、
ｔＤ２のそれぞれは５個の同様な、簡単な、非回帰性
デジタルフィルタ段の縦続で構成され、それらの段は伝
達関数Ｈ（ｚ）−１＋Ｚ′ｌを有しており、それ数多デ
ジタルローパスフィルタｔｐｌ 、 ｔｐ２の伝達関数
は、 Ｈ（Ｚ）−（１＋Ｚ−１）’ である。ここでｚは第１
のクロック信号’ｆ１の周波数に対応する複素数周波数
変数である。個々のデジタルフィルタ段は同−設計であ
る。それらのそれぞれは遅延が第１のクロック信号ｆ１
の周期に等しい遅延段Ｖと、入力の一つに遅延されない
入力信号を与えられ他方の入力に遅延段Ｖによって遅延
された信号が供給される加算器ａとより構成されている
。信号路の終端部、すなわちデジタルローパスフィルタ
ｔｐｌ 。
ｔＤ２のそれぞれは５個の同様な、簡単な、非回帰性
デジタルフィルタ段の縦続で構成され、それらの段は伝
達関数Ｈ（ｚ）−１＋Ｚ′ｌを有しており、それ数多デ
ジタルローパスフィルタｔｐｌ 、 ｔｐ２の伝達関数
は、 Ｈ（Ｚ）−（１＋Ｚ−１）’ である。ここでｚは第１
のクロック信号’ｆ１の周波数に対応する複素数周波数
変数である。個々のデジタルフィルタ段は同−設計であ
る。それらのそれぞれは遅延が第１のクロック信号ｆ１
の周期に等しい遅延段Ｖと、入力の一つに遅延されない
入力信号を与えられ他方の入力に遅延段Ｖによって遅延
された信号が供給される加算器ａとより構成されている
。信号路の終端部、すなわちデジタルローパスフィルタ
ｔｐｌ 。
ｔｐ２の出力に第１および第２のサンプリング段ａｓ１
、 ａＳ２がそれぞれ位置している。それらは第２の
クロック信号ｆ２でクロックされ、その第２のクロック
信＠ｆ２の周波数は第１のクロック信号ｔ１の周波数の
４分の１に等しい。第１のサンプリング段ａｓ１の出力
は第１の信号路の出力Ｘであり、第２のサンプリング段
ａｓ２の出力は第２の信号路の出力ｙである。
、 ａＳ２がそれぞれ位置している。それらは第２の
クロック信号ｆ２でクロックされ、その第２のクロック
信＠ｆ２の周波数は第１のクロック信号ｔ１の周波数の
４分の１に等しい。第１のサンプリング段ａｓ１の出力
は第１の信号路の出力Ｘであり、第２のサンプリング段
ａｓ２の出力は第２の信号路の出力ｙである。
説明を簡単にしてわかり易くするために、図では個々の
回路の間の接続は１本の接続線でしか示されていないが
、処理されるデジタル信号は並列形態で与えられ、各段
の信号処理は第１のクロック信号ｆ１の１周期中に行わ
れ、完了するから、接続は多数の並列導体からなるバス
である。これはまた第１のクロック信号ｆ１の周波数が
ＳＥＣＡＭカラーテレビジョン信号色副搬送波の標準周
波数の４倍に等しく、したがって第２のクロック信号ｆ
２の周波数がこの標準周波数に等しいことから明らかで
ある。
回路の間の接続は１本の接続線でしか示されていないが
、処理されるデジタル信号は並列形態で与えられ、各段
の信号処理は第１のクロック信号ｆ１の１周期中に行わ
れ、完了するから、接続は多数の並列導体からなるバス
である。これはまた第１のクロック信号ｆ１の周波数が
ＳＥＣＡＭカラーテレビジョン信号色副搬送波の標準周
波数の４倍に等しく、したがって第２のクロック信号ｆ
２の周波数がこの標準周波数に等しいことから明らかで
ある。
第２図は第１図の１０個の遅延段Ｖの５個だけでよい簡
単化した装置の１実施例を示している。
単化した装置の１実施例を示している。
すなわち、入力ｅに縦続に接続された遅延段ｖ１゜ｖ２
． ｖ３． ｖ４． ｖ５が設けられ、それらの各入力
信号ｙ２． ｘ２． ｙｌ、 ｘｌ、 ｙＯおよび第５
の遅延段ｖ５の出力信号ｘＯは交互に二つの信号路に供
給される。第１の信号路においては第２および第４の遅
延段ｖ２とｖ４の入力信号および第５の遅延段ｖ５の出
力信号が第１の計算回路ｒ１に供給され、その第１の計
算回路ｒ１はもっばら２−ａ （ｘｏ−１０ｘ１＋５ｘ
２ ）を計算する。一方、第１゜第３および第５の遅延
段Ｖｌ、 Ｖ３． ｖ５の入力信＠ｙｚ、 ｙｉ、 ｙ
ｏは第２の計算回路「２に供給され、その第２の計算回
路ｒ２はもっばらＺ−″” （５ｙＯ−１０ｙｌ ＋
ｙ２ ）を計算する。
． ｖ３． ｖ４． ｖ５が設けられ、それらの各入力
信号ｙ２． ｘ２． ｙｌ、 ｘｌ、 ｙＯおよび第５
の遅延段ｖ５の出力信号ｘＯは交互に二つの信号路に供
給される。第１の信号路においては第２および第４の遅
延段ｖ２とｖ４の入力信号および第５の遅延段ｖ５の出
力信号が第１の計算回路ｒ１に供給され、その第１の計
算回路ｒ１はもっばら２−ａ （ｘｏ−１０ｘ１＋５ｘ
２ ）を計算する。一方、第１゜第３および第５の遅延
段Ｖｌ、 Ｖ３． ｖ５の入力信＠ｙｚ、 ｙｉ、 ｙ
ｏは第２の計算回路「２に供給され、その第２の計算回
路ｒ２はもっばらＺ−″” （５ｙＯ−１０ｙｌ ＋
ｙ２ ）を計算する。
第２図において人力ｅに接続されている導線の符号１３
のそばに付された斜線および出力Ｘおよびｙの導線の符
号１１のそばに付された斜線はバスが使用されているこ
とを示している。数字１３および１１はそれぞれ１３ビ
ツトおよび１１ピツトが使用されていることを示し、こ
れらのビットは並列にバス中を伝送される。したがって
、この発明による装置の全ての回路部分は信号を並列に
処理する。
のそばに付された斜線および出力Ｘおよびｙの導線の符
号１１のそばに付された斜線はバスが使用されているこ
とを示している。数字１３および１１はそれぞれ１３ビ
ツトおよび１１ピツトが使用されていることを示し、こ
れらのビットは並列にバス中を伝送される。したがって
、この発明による装置の全ての回路部分は信号を並列に
処理する。
第３図は、２相絶縁ゲ一ト電界効果トランジスタ回路を
使用して構成した場合にさらに簡単化した回路図を示す
。この２相絶縁ゲ一ト電界効果トランジスタ回路の技術
についてはすでに文献（例えばＥ １ｅｃｔｒｏｎｉｃ
Ｅ ｎｇｉｎｅｅｒ １９７０年３月号５６〜６１頁
参照）に記載されているので説明は省略する。
使用して構成した場合にさらに簡単化した回路図を示す
。この２相絶縁ゲ一ト電界効果トランジスタ回路の技術
についてはすでに文献（例えばＥ １ｅｃｔｒｏｎｉｃ
Ｅ ｎｇｉｎｅｅｒ １９７０年３月号５６〜６１頁
参照）に記載されているので説明は省略する。
この実施例では、第２図の５個の遅延段ｖ１・・・ｖ５
、それらと協同して動作する２個の計算回路ｒｌ、 ｒ
２および第１図の２１１のサンプリング段ａｓ１ 、
ａｓ２は次のように機能的に結合されている。入力ｅに
続いて３個の遅延段Ｖｌ”、ｖＺ−、ｖ３′が縦続で配
置されている。第１のクロック信号ｆ１はこの第１のク
ロック信号ｒ１と同じ周波数を有する２相クロツクシス
テムの２個のクロック位相ｐｈ１ 、 ｐｈ２に分割さ
れている。各第１のクロック位相Ｄｈｌの前縁において
は入力ｅにおける各信号は乗算器層の第１の入力に伝送
され、この乗算器−の第２の入力、には１０進数“５”
に対応する２進ワードが供給される。各第２のクロック
位相ｐｈ２の前縁においては乗算器ｌの出力信号はダプ
ラー段ｖｄ、すなわち１０進数“２”に対応する２進ワ
ードを乗算器−の出力信号と乗算する段に伝送される。
、それらと協同して動作する２個の計算回路ｒｌ、 ｒ
２および第１図の２１１のサンプリング段ａｓ１ 、
ａｓ２は次のように機能的に結合されている。入力ｅに
続いて３個の遅延段Ｖｌ”、ｖＺ−、ｖ３′が縦続で配
置されている。第１のクロック信号ｆ１はこの第１のク
ロック信号ｒ１と同じ周波数を有する２相クロツクシス
テムの２個のクロック位相ｐｈ１ 、 ｐｈ２に分割さ
れている。各第１のクロック位相Ｄｈｌの前縁において
は入力ｅにおける各信号は乗算器層の第１の入力に伝送
され、この乗算器−の第２の入力、には１０進数“５”
に対応する２進ワードが供給される。各第２のクロック
位相ｐｈ２の前縁においては乗算器ｌの出力信号はダプ
ラー段ｖｄ、すなわち１０進数“２”に対応する２進ワ
ードを乗算器−の出力信号と乗算する段に伝送される。
これはよく知られているように乗算器層の出力信号を直
線２進符号における左側に１位置シフトさせることによ
って簡単に行なうことができる。
線２進符号における左側に１位置シフトさせることによ
って簡単に行なうことができる。
第１のクロック位相ｐｈ１の次の前縁においては、ダプ
ラー段ｖｄの出力信号は減算器ｓｂの減数入力に供給さ
れる。第３の遅延段ｖ３′の出力は第１の電子スイッチ
Ｓ１の第１の入力に結合され、このスイッチＳ１の出力
は減算器ｓｂの被減数入力に供給される。第１の電子ス
イッチＳ１の第２の入力は第１の遅延素子ｖｇ１を介し
て乗算器ｍの出力に接続され、この遅延素子ｖｇ１は乗
算器の出力信号を第１のクロック信号ｆ１の周期の２．
５倍だけ遅延させる。
ラー段ｖｄの出力信号は減算器ｓｂの減数入力に供給さ
れる。第３の遅延段ｖ３′の出力は第１の電子スイッチ
Ｓ１の第１の入力に結合され、このスイッチＳ１の出力
は減算器ｓｂの被減数入力に供給される。第１の電子ス
イッチＳ１の第２の入力は第１の遅延素子ｖｇ１を介し
て乗算器ｍの出力に接続され、この遅延素子ｖｇ１は乗
算器の出力信号を第１のクロック信号ｆ１の周期の２．
５倍だけ遅延させる。
減算器ｓｂの出力は加算器ａｄの第１の入力に接続され
ている。入力ｅに先行して第２の遅延素子ｖｇ２が配置
され、それは第１のクロック信号ｆ１の周期の半分に等
しい遅延を与える。その結果形成された入力ｅ−は第２
の電子スイッチＳ２の第１の入力に接続され、このスイ
ッチＳ２の第２の入力は乗算器ｌの出力に接続され、そ
の出力は加算器ａｄの第２の入力にに結合されている。
ている。入力ｅに先行して第２の遅延素子ｖｇ２が配置
され、それは第１のクロック信号ｆ１の周期の半分に等
しい遅延を与える。その結果形成された入力ｅ−は第２
の電子スイッチＳ２の第１の入力に接続され、このスイ
ッチＳ２の第２の入力は乗算器ｌの出力に接続され、そ
の出力は加算器ａｄの第２の入力にに結合されている。
第１のクロック信号ｒ１の４周期の期間において、２ｆ
Ａのスイッチｓ１． ｓ２の第１の入力は第２および第
４周期中台スイッチの出力に接続され、第２の入力は第
１および第３周期中台スイッチの出力に接続される。加
算器ａｄの出力は第３の電子スイッチＳ３の入力に接続
されている。この入力は第３周期中第１の信号路の出力
Ｘに接続され、第４周期中第２の信号路の出力ｙに接続
される。
Ａのスイッチｓ１． ｓ２の第１の入力は第２および第
４周期中台スイッチの出力に接続され、第２の入力は第
１および第３周期中台スイッチの出力に接続される。加
算器ａｄの出力は第３の電子スイッチＳ３の入力に接続
されている。この入力は第３周期中第１の信号路の出力
Ｘに接続され、第４周期中第２の信号路の出力ｙに接続
される。
上述のように計算回路、すなわち乗算器−１減算器ｓｂ
、および加算！ｌａｄは第１のクロック信号ｆ１の周期
の半分に等しい最大時間内に、すなわち２８ｎＳの最大
期間内に計算を実行する。このような簡単な計算回路は
特別困難なく実現できる。乗算器−は２個の加算器の直
列結合として構成されることが好ましく、その第１のも
のは乗算器の入力信号を２位置左ヘシフトし、それは１
０進数４で乗算するのに対応する。その第２のものは入
力信号をシフトした結果に加算する。第１のクロック信
号ｆ１の１周期後に、先行する周期の終わりにおける入
力ｅにおいて与えられた信号値の１０倍に等しい信号が
減算器ｓｂの被減算入力に現われる。
、および加算！ｌａｄは第１のクロック信号ｆ１の周期
の半分に等しい最大時間内に、すなわち２８ｎＳの最大
期間内に計算を実行する。このような簡単な計算回路は
特別困難なく実現できる。乗算器−は２個の加算器の直
列結合として構成されることが好ましく、その第１のも
のは乗算器の入力信号を２位置左ヘシフトし、それは１
０進数４で乗算するのに対応する。その第２のものは入
力信号をシフトした結果に加算する。第１のクロック信
号ｆ１の１周期後に、先行する周期の終わりにおける入
力ｅにおいて与えられた信号値の１０倍に等しい信号が
減算器ｓｂの被減算入力に現われる。
同様の時開的考慮が減算器ｓｂの他方の入力および加算
器ａｄの２個の入力に対ｄても与えられる。
器ａｄの２個の入力に対ｄても与えられる。
第１図はこの発明の周波数復調回路の１実施例の回路図
であり、第２図は第１図の回路を簡単にした別の実施例
の回路図であり、第３図は２位相絶縁ゲート電界効果ト
ランジスタ技術によって構成して簡単化した別の実施例
の回路図である。 ｄｌｌ、ｄ■２・・・デジタル混合装置、ｔｐｌ、ｔｐ
２・・・ローパスフィルタ、ａＳｌ、ａｓ２・・・サン
プリング段、ａ・・・加算器、Ｖ・・・遅延段、ｒｌ、
ｒ２・・・計算回路。 ＦＩＧ、２
であり、第２図は第１図の回路を簡単にした別の実施例
の回路図であり、第３図は２位相絶縁ゲート電界効果ト
ランジスタ技術によって構成して簡単化した別の実施例
の回路図である。 ｄｌｌ、ｄ■２・・・デジタル混合装置、ｔｐｌ、ｔｐ
２・・・ローパスフィルタ、ａＳｌ、ａｓ２・・・サン
プリング段、ａ・・・加算器、Ｖ・・・遅延段、ｒｌ、
ｒ２・・・計算回路。 ＦＩＧ、２
Claims (4)
- （１）第１のクロック信号により決定されるサンプリン
グ速度で周波数変調されたアナログ信号サンプルを受信
する入力端子と、 前記入力端子に接続された第１および第２の信号路とを
具備し、 前記第１の信号路は、前記サンプルと第１の予め定めら
れた信号とを混合する第１のデジタル混合装置と、この
第１のデジタル混合装置の出力に結合された第１のデジ
タルローパスフィルタと、この第１のデジタルローパス
フィルタに後続し第２のクロック信号によつてクロック
される第１のサンプリング段とを具備し、 前記第２の信号路は、前記サンプルと第２の予め定めら
れた信号とを混合する第２のデジタル混合装置と、この
第２のデジタルデジタル混合装置の出力に結合された第
２のデジタルローパスフィルタと、この第２のローパス
フィルタに後続し第２のクロック信号によつてクロック
される第２のサンプリング段とを具備し、 前記第１のクロック信号は前記第２のクロック信号の４
倍の周波数であり、 前記第１および第２のローパスフィルタのそれぞれは伝
達関数Ｈ（ｚ）として、 Ｈ（ｚ）＝（１＋Ｚ＾−＾１）＾５を有し、ここでＺは
第１のクロック信号の周波数に対応する複素数周波数変
数であり、Ｚ＾−＾１は前記第１または第２のデジタル
ローパスフィルタに含まれる多数の同様な遅延段によつ
て生成された遅延をシンボル化したものであり、前記遅
延は第１のクロック信号の周期に等しいことを特徴とす
るデジタル集積周波数復調回路。 - （２）前記第１の予め定められた信号は１０進数１、０
、−１、０、１・・・に等価な第１の２進信号に対応し
、前記第２の予め定められた信号は１０進数０、１、０
、−１、０・・・に等価な第２の２進信号に対応してお
り、前記第１のクロック信号の各周期中の同じサンプリ
ングの瞬間に前記第１および第２の２進信号はそれぞれ
前記前記第１および第２のデジタル混合装置に供給され
る特許請求の範囲第１項記載のデジタル集積周波数復調
回路。 - （３）第１のクロック信号により決定されるサンプリン
グ速度で周波数変調されたアナログ信号サンプルを受信
する入力端子と、 縦続に接続され、その第１の段の入力が前記入力端子に
結合されている複数の遅延段と、ｘ０、ｘ１、ｘ２およ
びｙ０、ｙ１、ｙ２を前記複数の遅延段の選択されたも
のの入力として前記遅延段の予め定められた第１のもの
に結合されて、 ２＾−＾６（Ｘ０−１０ｘ１−５ｘ２）を計算する第１
の計算回路と、 前記遅延段の予め定められた第２のものに結合されて、 ２＾−＾６（５ｙ０−１０ｙ１＋ｙ２）を計算する第２
の計算回路とを具備していることを特徴とするカラーテ
レビジョン受像装置用デジタル集積周波数復調回路。 - （４）第１のクロック信号により決定されるサンプリン
グ速度で周波数変調されたアナログ信号サンプルを受信
する入力端子と、 第１のクロック信号と同じ周波数を有する２相システム
の第１と第２のクロック位相と、前記入力端子に結合さ
れ、前記クロック信号の周期の半分に等しい遅延を有す
る第２の遅延段と、 前記第２の遅延段の出力に結合されている複数の縦続接
続の遅延段と、 前記第２の遅延段の出力に結合され、前記第１のクロッ
ク位相の予め定められた縁部において前記第２の遅延段
の出力における信号がその第１の入力に伝送され、その
第２の入力に予め定められた係数を受信する乗算器と、 前記第２のクロック位相の予め定められた縁部において
動作され、前記乗算器の出力がその入力に伝送され、前
記第１のクロック位相の次の予め定められた縁部におい
て動作されて出力信号を出力するダプラー段と、 減数入力が前記ダプラー段に結合されて前記出力信号を
受信する減算器と、 前記複数の縦続接続遅延段の出力に結合された第１の入
力と、前記減算器の被減数入力に結合されている出力と
、第２の入力とを有する第１の電子スイッチと、 前記乗算器の出力に結合されてそれを第１のクロック信
号の期間の２．５倍に等しい遅延を与えて前記第１の電
子スイッチの第２の入力に結合させるれ第１の遅延素子
と、 第１の入力が前記減算器の出力に結合された加算器と、 前記入力端子に結合された第１の入力と、前記乗算器の
出力に接続された第２の入力と、出力とを有する第２の
電子スイッチとを具備し、前記第１および第２の電子ス
イッチは、前記第１のクロック信号の順次の４周期の第
２および第４周期中それぞれのスイッチの前記各第１の
入力がそれぞれのスイッチの出力に接続され、また第１
および第３周期中それぞれのスイッチの第２の入力がそ
れぞれのスイッチの出力に接続され、さらに、加算器の
出力を第３の周期中前記第１の出力に接続し、第４の周
期中前記第２の出力に接続する第３の電子スイッチを具
備していることを特徴とするカラーテレビジョン受像装
置用デジタル集積周波数復調回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP85102004A EP0192788B1 (de) | 1985-02-23 | 1985-02-23 | Integrierte digitale Frequenzdemodulationsteilschaltung |
| EP85102004.0 | 1985-02-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194905A true JPS61194905A (ja) | 1986-08-29 |
Family
ID=8193321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61037140A Pending JPS61194905A (ja) | 1985-02-23 | 1986-02-21 | デジタル集積周波数復調回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4663595A (ja) |
| EP (1) | EP0192788B1 (ja) |
| JP (1) | JPS61194905A (ja) |
| DE (1) | DE3564065D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5248319A (en) * | 1992-09-02 | 1993-09-28 | E. I. Du Pont De Nemours And Company | Gas separation membranes made from blends of aromatic polyamide, polymide or polyamide-imide polymers |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5007068A (en) * | 1988-06-07 | 1991-04-09 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Doppler-corrected differential detection system |
| JP2837982B2 (ja) * | 1991-12-27 | 1998-12-16 | 三菱電機株式会社 | 遅延検波復調装置 |
| DE4423224C2 (de) * | 1994-07-01 | 1998-02-26 | Harris Corp | Videosignal-Dekoder und Verfahren zur Dekodierung von Videosignalen |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2219570B1 (ja) * | 1973-02-22 | 1976-09-10 | Dassault Electronique | |
| DE3007907A1 (de) * | 1980-03-01 | 1981-09-17 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Digitaler empfaenger |
| FR2500702A1 (fr) * | 1981-02-24 | 1982-08-27 | Thomson Brandt | Filtre de desaccentuation du signal de chrominance et recepteur de television comportant un tel filtre |
| EP0080014B1 (de) * | 1981-09-26 | 1986-12-30 | Robert Bosch Gmbh | Digitaler Demodulator frequenzmodulierter Signale |
| DE3212054A1 (de) * | 1982-04-01 | 1983-10-06 | Blaupunkt Werke Gmbh | Digitaler demodulator |
| DE3275448D1 (en) * | 1982-11-26 | 1987-03-19 | Itt Ind Gmbh Deutsche | Digital fm demodulation circuit |
| US4608540A (en) * | 1983-07-04 | 1986-08-26 | Clarion Co., Ltd. | Phase-shift keying demodulator |
| US4547737A (en) * | 1983-07-29 | 1985-10-15 | Rca Corporation | Demodulator of sampled data FM signals from sets of four successive samples |
-
1985
- 1985-02-23 EP EP85102004A patent/EP0192788B1/de not_active Expired
- 1985-02-23 DE DE8585102004T patent/DE3564065D1/de not_active Expired
-
1986
- 1986-02-18 US US06/830,976 patent/US4663595A/en not_active Expired - Fee Related
- 1986-02-21 JP JP61037140A patent/JPS61194905A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5248319A (en) * | 1992-09-02 | 1993-09-28 | E. I. Du Pont De Nemours And Company | Gas separation membranes made from blends of aromatic polyamide, polymide or polyamide-imide polymers |
Also Published As
| Publication number | Publication date |
|---|---|
| US4663595A (en) | 1987-05-05 |
| EP0192788A1 (de) | 1986-09-03 |
| DE3564065D1 (en) | 1988-09-01 |
| EP0192788B1 (de) | 1988-07-27 |
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