JPS61187674A - Burn-in processor - Google Patents
Burn-in processorInfo
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- JPS61187674A JPS61187674A JP60027804A JP2780485A JPS61187674A JP S61187674 A JPS61187674 A JP S61187674A JP 60027804 A JP60027804 A JP 60027804A JP 2780485 A JP2780485 A JP 2780485A JP S61187674 A JPS61187674 A JP S61187674A
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＡＭを内蔵したゲートアレイＬＳＩ等の品種
が変わってその入力ビン及び出力ピンが変わってもその
ＬＳＩ等のバーンインを行ない得るバーンイン処理装置
に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention provides a burn-in process that allows burn-in of a gate array LSI with a built-in RAM, even if the type of the LSI changes and its input bins and output pins change. Regarding equipment.
ＬＳＩ等の半導体素子が製造されたとしても、その素子
に何らの不良も存在しないとは限らない。Even if a semiconductor device such as an LSI is manufactured, it does not necessarily mean that there are no defects in the device.
そこで従来においては、その初期不良を除くための処理
としてバーンイン処理を行なっている。Therefore, conventionally, a burn-in process is performed as a process to eliminate the initial failure.
このようなバーンイン処理はＬＳＩ等の品種が変わって
も即ち同一のビン数を有するが、その入力ビン及び出力
ピンに変更がある場合であっても、そのような品種毎に
それ専用のバーンイン処理装置を設けることなしにそれ
ら品種の素子にバーンイン処理を施し得ることが要求さ
れるに至っている。Such burn-in processing is performed even if the type of LSI etc. changes, that is, the number of bins is the same, but even if the input bins and output pins are changed, burn-in processing dedicated to each type of LSI is performed. It has become necessary to be able to perform burn-in processing on these types of devices without providing any equipment.
従来のバーンイン処理装置は第２図に示すように、被バ
ーンインＲＡＭ１＋ 、１２ 、 ・・＋、Ｉｎのラ
イトイネーブル（−ＷＥ）に発振器２の出力が接続され
、データ入力（Ｄｉｎ）に疑似ランダムカウンタ３の出
力（データ信号出力）が接続され、アドレス入力（Ａ
Ｄ Ｄ Ｒ）にバイナリカウンタ４の出力（アドレス信
号出力）が接続され、チップセレクト入力（−Ｃ３）に
“Ｏ”の固定信号が接続されて構成されている。As shown in Fig. 2, the conventional burn-in processing device has the output of the oscillator 2 connected to the write enable (-WE) of the RAMs 1+, 12, . 3 output (data signal output) is connected, and the address input (A
The output (address signal output) of the binary counter 4 is connected to DDR), and the fixed signal of "O" is connected to the chip select input (-C3).
この構成から明らかなように、ＲＡＭへの書込み信号発
生回路即ち発振器２、疑似ランダムカウンタ３、パイア
リカウンタ４等は被バーンインＲＡＭＩＩ、１２．
・・・、Ｉｌｌのための専用回路であり、この回路から
発生される各種信号は被バーンインＲＡＭの固定的に対
応する入力ピンに供給されて所定のバーンインを行なわ
んとするものである。As is clear from this configuration, the write signal generation circuit for the RAM, that is, the oscillator 2, the pseudo-random counter 3, the pie counter 4, etc., are used for the burn-in RAM II, 12.
. . , are dedicated circuits for Ill, and various signals generated from this circuit are fixedly supplied to corresponding input pins of the RAM to be burn-in to perform a predetermined burn-in.
〔発明が解決しようとする問題点〕
しかしながら、この型式の装置では、次のような不具合
が生ずる。[Problems to be Solved by the Invention] However, this type of device has the following problems.
即ち、近年のマイクロプロセッサ等に見られるように、
論理ＬＳＩの中にスタティックＲＡＭを含むものが出て
来ており、更にゲートアレイＬＳＩの中にもスタティッ
クＲＡＭを内蔵するものも市販されるようになっている
。このような論理ＬＳＩにおいても、そのＲＡＭ部にダ
イナミックにバーンイン処理（内部のメモリセルに１″
又は“Ｏ゛の情報を書き込みながらバーンインを行なう
こと）をする必要性があることには変わりはない。In other words, as seen in recent microprocessors,
Some logic LSIs include static RAM, and gate array LSIs that include static RAM are also becoming commercially available. Even in such a logic LSI, the RAM section is dynamically burn-in processed (internal memory cells are
There is still a need to perform "burn-in while writing O" information).
しかし、ＲＡＭを内蔵したゲートアレイＬＳＩでは、そ
のＬＳＩ信号ピン数、パッケージ形状等が同じであって
も、その品種によってはその内部の論理回路やＲＡＭの
構成に相違があるので、その品種によってアドレス信号
を与える入力ピンやデータ信号を与える入力ピンにもそ
の差違が生じて来る。However, in gate array LSIs with built-in RAM, even if the number of LSI signal pins, package shape, etc. are the same, the internal logic circuits and RAM configurations differ depending on the model, so the address Differences also occur in input pins that provide signals and input pins that provide data signals.
このため、上述のような固定的な関係にある従来のバー
ンイン処理装置をそのまま、上述したような類のゲート
アレイＬＳＩに適用することはできない。Therefore, the conventional burn-in processing apparatus having the above-mentioned fixed relationship cannot be applied as is to the above-mentioned type of gate array LSI.
本発明は上述した問題点を解決し得るバーンイン処理装
置を提供するもので、その手段は所定の入力ピンに予め
決められる信号値を入力し、所定の出力ピンに予め決め
られる電圧を印加するようにして半導体素子のバーンイ
ン処理を行なう装置において、切換え制御信号を受けて
各ピンに予め決められる信号値又は電圧を切り換えて供
給し得る切換え回路と、該切換え回路の切換え制御入力
に切換え制御信号を供給する切換え制御回路とを備えて
各種半導体素子のバーンインを処理し得るように構成し
たものである。The present invention provides a burn-in processing device capable of solving the above-mentioned problems, and its means input a predetermined signal value to a predetermined input pin, and apply a predetermined voltage to a predetermined output pin. An apparatus for performing burn-in processing of semiconductor devices includes a switching circuit that can receive a switching control signal and switch and supply a predetermined signal value or voltage to each pin, and a switching control signal that is input to the switching control input of the switching circuit. The switching control circuit is configured to be able to process burn-in of various semiconductor devices.
本発明装置によれば、半導体素子の各ピンに供給される
信号値又は電圧はその半導体素子のピンに応じて適宜に
切り換えられて供給され得る。According to the device of the present invention, the signal value or voltage supplied to each pin of a semiconductor element can be switched and supplied as appropriate depending on the pin of the semiconductor element.
従って、半導体素子のピンに割り付けられる内容が半導
体素子によって変わって来たとしても、それに対応し得
る汎用性のあるバーンイン処理装置を提供し得る。Therefore, even if the content allocated to the pins of a semiconductor device changes depending on the semiconductor device, it is possible to provide a versatile burn-in processing device that can handle this change.
以下、添付図面を参照しながら本発明の詳細な説明する
。Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
第１図は本発明の一実施例を示す。この図において、１
０１．１０ａ、 ・・・、１０ｎは被バーンインＲＡ
Ｍ内蔵ゲートアレイＬＳＩで、これらのＬＳＩはＥＣＬ
から成り、ライトイネーブル入力（−ＷＥ）、 チップ
セレクト入力（−ＧＥ）。FIG. 1 shows an embodiment of the invention. In this figure, 1
01.10a, ..., 10n are burn-in RAs
M built-in gate array LSI, these LSIs are ECL
It consists of a write enable input (-WE) and a chip select input (-GE).
所定数のデータ入力（Ｄ ｉ ｎ、他の入力）、所定数
のデータ出力（Ｄｏ、（ｌｈの出力）及びアドレス人力
（ＡＤＤＲＯ乃至ＡＤＤＲ７（ＲＡＭ容量を２５６ワー
ド×１ビツトとする場合）〕の各ピンを有する。これら
のピンのうち出力ピンを除く各ピンはリレ一群１１中の
対応するリレーを経てラッチ群１２中の対応するラッチ
出力へ接続されている。又、出力ピンはリレ一群１１中
の対応するリレーを介して電源ＶＴＴ （Ｆ、ＣＬ信
号終端電圧）に接続されている。A predetermined number of data inputs (D in, other inputs), a predetermined number of data outputs (Do, (lh output)), and address input (ADDRO to ADDR7 (when the RAM capacity is 256 words x 1 bit)) Each pin except the output pin is connected to the corresponding latch output in the latch group 12 via the corresponding relay in the relay group 11. It is connected to the power supply VTT (F, CL signal termination voltage) through the corresponding relay inside.
このような接続を生せしめる各リレーはリレー切換え信
号発生回路１３の対応する出力信号の制御の下に上述態
様のリレー切換えを生ぜしめられる。Each relay effecting such a connection is caused to effect relay switching in the manner described above under the control of a corresponding output signal of relay switching signal generating circuit 13.
そして、ラッチ群１１の各ラッチにラッチされるデータ
信号はマイクロプロセッサ等の制御装置１４のデータバ
ス１５を介して対応するラッチに供給され、マルチプレ
クサ１６からの対応する信号の制御の下にラッチにラッ
チされる。又、リレー切換え信号発生回路１３から発生
される信号はデータバス１５上の対応する信号及びマル
チプレクサ１６からの対応する信号によって決まる。そ
のマルチプレクサ１６は制御装置１４からのストア信号
を制御装置１４からのアドレス信号によって切り換えて
所要のラッチ及びリレー切換え信号発生回路部へ供給す
るように作用する。The data signal latched in each latch of the latch group 11 is supplied to the corresponding latch via the data bus 15 of the control device 14 such as a microprocessor, and is sent to the latch under the control of the corresponding signal from the multiplexer 16. Latched. Further, the signal generated from relay switching signal generation circuit 13 is determined by a corresponding signal on data bus 15 and a corresponding signal from multiplexer 16. The multiplexer 16 operates to switch the store signal from the control device 14 in accordance with the address signal from the control device 14 and supply it to a required latch and relay switching signal generation circuit.
又、Ｒ１はラッチから被バーンインＲＡＭ内蔵ゲートア
レイＬＳＩへの入力信号用終端抵抗、Ｒ２は被バーンイ
ンＲＡＭ内蔵ゲートアレイＬＳＩの出力信号用終端抵抗
である。Further, R1 is a terminating resistor for an input signal from the latch to the gate array LSI with a built-in RAM to be burn-in, and R2 is a terminating resistor for an output signal of the gate array LSI with a built-in RAM to be burn-in.
このように構成することにより、たとえ被バーンインＬ
ＳＩが変わり、そのピンに接続されるべき各信号に相違
が生じたとしても、その相違はラッチヘセットされる信
号を適切に変更し、且つリレ一群の各リレーの切換えを
リレー切換え信号発生回路１３により適切に生ぜしめれ
ば事実上消失せしめられてしまい、所期のバーンインを
そのＬＳＩに対して施すことができる。With this configuration, even if the burn-in L
Even if the SI changes and a difference occurs in each signal to be connected to that pin, the difference will be handled by appropriately changing the signal set to the latch and switching each relay in the relay group by a relay switching signal generation circuit. 13, it will virtually disappear, allowing the desired burn-in to be applied to the LSI.
従って、この実施例回路では、同一品種の複数個の被バ
ーンインＬＳＩを並列することによりそれらを同時にバ
ーンイン処理することができるし、又、被バーンインＬ
ＳＩの品種が変わる場合には、ラッチヘセットされるデ
ータ値及びリレーの接続態様をプログラマブルに変更す
ることにより、その品種の被バーンインＬＳＩを１個又
は複数個、接続して所望のバーンイン処理を行なうこと
ができる。Therefore, in this embodiment circuit, by arranging a plurality of burn-in LSIs of the same type in parallel, it is possible to burn-in them at the same time.
When the type of SI changes, by programmably changing the data value set to the latch and the connection mode of the relay, one or more burn-in LSIs of that type can be connected to perform the desired burn-in process. can be done.
上記実施例においては、ＥＣＬＬＳ Ｉを対象としたが
、ＴＴＬ等のＬＳＩでも同様の処理を行なうことができ
る。その場合には、ＶＴＴをＶＣＣ（例えば、＋５ボル
ト）に設定し、ラッチからの信号ラインをＲ２で終端せ
ずに開放しておくようにする。In the above embodiment, the target is ECLLS I, but similar processing can be performed with LSI such as TTL. In that case, set VTT to VCC (eg, +5 volts) and leave the signal line from the latch open without terminating it at R2.
又、上記実施例におけるリレー出力より制御装置側のラ
ンチ群１２、リレー切換え信号発生回路１３及びマルチ
プレクサ１６を所要数用意すると共に制御装置１４から
のアドレス信号本数を増やしてラッチ群１１の各々及び
リレーの各々を用意されたグループ（ドライバボード）
毎に区別するように構成し、そのドライバボード毎に異
なる品種の１個又は複数個の被バーンインＬＳＩ（Ｂ／
Ｔボード）のバーンイン処理を行なうようにしてもよい
。In addition, the required number of launch groups 12, relay switching signal generation circuits 13, and multiplexers 16 on the control device side from the relay output in the above embodiment are prepared, and the number of address signals from the control device 14 is increased to increase the number of latch groups 11 and relays. (driver board)
Each driver board has one or more burn-in LSIs (B/
It is also possible to perform burn-in processing for the T-board.
又、各Ｂ／ＩボードをＬＳＩの各品種に対応づけて用意
し得る場合には、上述リレー相当部をショートサーキッ
トのようなもので代替し、これをＢ／Ｉボードに搭載し
て上述のようなリレーによるセツティングを上述ショー
トサーキットにて半固定にしてもよい。In addition, if each B/I board can be prepared in correspondence with each type of LSI, the above-mentioned relay equivalent section can be replaced with something like a short circuit, and this can be mounted on the B/I board to perform the above-mentioned operation. The setting by such a relay may be semi-fixed by the short circuit described above.
以上説明したように本発明によれば、
■半導体素子のピンに割り当てられる内容の変化を見掛
は上ないかの如く見せかける手段を提供し、
■バーンイン処理装置に汎用性を付与し得る、等の効果
が得られる。As explained above, according to the present invention, 1) it provides a means to make it appear as if the changes in the contents assigned to the pins of a semiconductor element are nothing special; 2) it can provide versatility to the burn-in processing device, etc. The effect of this can be obtained.
第１図は本発明の一実施例を示す図、第２図は従来の装
置例を示す図である。
図において、１０１，１０２．・・・、１０ｎは被バー
ンインＲＡＭ内蔵ゲートアレイＬＳＩ。
１１はリレ一群、１２はラッチ群、１３はリレー切換え
信号発生回路、１４は制御装置である。FIG. 1 is a diagram showing an embodiment of the present invention, and FIG. 2 is a diagram showing an example of a conventional device. In the figure, 101, 102. ..., 10n is a gate array LSI with a built-in RAM to be burn-in. 11 is a relay group, 12 is a latch group, 13 is a relay switching signal generation circuit, and 14 is a control device.
Claims (3)
所定の出力ピンに予め決められる電圧を印加するように
して半導体素子のバーンイン処理を行なう装置において
、切換え制御信号を受けて各ピンに予め決められる信号
値又は電圧を切り換えて供給し得る切換え回路と、該切
換え回路の切換え制御入力に切換え制御信号を供給する
切換え制御回路とを備えて各種半導体素子のバーンイン
を処理し得るようにしたことを特徴とするバーンイン処
理装置。(1) In a device that performs burn-in processing on semiconductor devices by inputting a predetermined signal value to a predetermined input pin and applying a predetermined voltage to a predetermined output pin, each pin receives a switching control signal. A switching circuit capable of switching and supplying a predetermined signal value or voltage, and a switching control circuit supplying a switching control signal to a switching control input of the switching circuit are provided to handle burn-in of various semiconductor devices. A burn-in processing device characterized by:
導体素子のバーンインを同時にするようにしたことを特
徴とする特許請求の範囲第１項記載のバーンイン処理装
置。(2) A burn-in processing apparatus according to claim 1, characterized in that a plurality of said switching circuits are provided so that semiconductor elements of the same type or different types can be burn-in at the same time.
とする特許請求の範囲第１項又は第２項記載のバーンイ
ン処理装置。(3) The burn-in processing device according to claim 1 or 2, wherein the setting of the switching circuit is semi-fixed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027804A JPS61187674A (en) | 1985-02-15 | 1985-02-15 | Burn-in processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027804A JPS61187674A (en) | 1985-02-15 | 1985-02-15 | Burn-in processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187674A true JPS61187674A (en) | 1986-08-21 |
Family
ID=12231164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027804A Pending JPS61187674A (en) | 1985-02-15 | 1985-02-15 | Burn-in processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187674A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122769A (en) * | 1988-10-31 | 1990-05-10 | Nec Home Electron Ltd | Contour compensating device for sequential scanning television signal |
| JPH02166971A (en) * | 1988-12-21 | 1990-06-27 | Nippon Hoso Kyokai <Nhk> | How to improve image quality |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562045A (en) * | 1979-06-20 | 1981-01-10 | Hitachi Ltd | Inspection unit for random logic circuit |
| JPS59166881A (en) * | 1983-03-14 | 1984-09-20 | Nec Corp | Semiconductor logical circuit |
-
1985
- 1985-02-15 JP JP60027804A patent/JPS61187674A/en active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS562045A (en) * | 1979-06-20 | 1981-01-10 | Hitachi Ltd | Inspection unit for random logic circuit |
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