JPS61183945A - 半導体装置 - Google Patents
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- JPS61183945A JPS61183945A JP60024235A JP2423585A JPS61183945A JP S61183945 A JPS61183945 A JP S61183945A JP 60024235 A JP60024235 A JP 60024235A JP 2423585 A JP2423585 A JP 2423585A JP S61183945 A JPS61183945 A JP S61183945A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はフリップチップバンプ電極を有する半導体装置
の電極構造の改良に関する。
の電極構造の改良に関する。
本発明は、バンプ電極外周下部近傍の絶縁膜におけるク
ラックの発生を防止することによって、半導体装置の信
頼性の向上および寿命の延長を達成するものである。
ラックの発生を防止することによって、半導体装置の信
頼性の向上および寿命の延長を達成するものである。
［従来の技術］
第８図は従来の半導体装置のバンプ電橋近傍の構造を説
明する断面模式図である。
明する断面模式図である。
第８図に示すように、従来、半導体装置のバンプ電極４
は、半導体基板本体１０の表面に形成された絶縁膜１３
の開口部１３０に中間金属層２を介して電極基台３を形
成し、該電極基台３に特開昭５６−５５０６２に示され
ているようにして、はんだペーストを印刷した後リフロ
ーして、あるいは溶融したはんだをディッピングして形
成している。
は、半導体基板本体１０の表面に形成された絶縁膜１３
の開口部１３０に中間金属層２を介して電極基台３を形
成し、該電極基台３に特開昭５６−５５０６２に示され
ているようにして、はんだペーストを印刷した後リフロ
ーして、あるいは溶融したはんだをディッピングして形
成している。
ここに中間金属ｍ２と電極基台３とは前記絶縁ｆｉ１３
の開口部１３０と同心的に形成されており、かつ、中間
金属層２の外周部２００と電極基台３の外周下部３１と
は開口部１３０の中心軸（開口部１３０の中心を通り、
図の上下方向へ延びる仮想の軸）からの距離が該中心軸
から同一方向の対応する各点において等距離となるよう
に、即ち、第８図の矢印へ方向から見ると両者がぴった
り重なって見えるように形成されている。これは、まず
中間金属層を基板表面の全面（開口部１３０及び残余の
非開口部である絶縁ｐＡ１３）上に形成した後電極基台
３を形成し、その後該電極基台３をマスクとして上記非
開口部をエッヂング除去するためである。
の開口部１３０と同心的に形成されており、かつ、中間
金属層２の外周部２００と電極基台３の外周下部３１と
は開口部１３０の中心軸（開口部１３０の中心を通り、
図の上下方向へ延びる仮想の軸）からの距離が該中心軸
から同一方向の対応する各点において等距離となるよう
に、即ち、第８図の矢印へ方向から見ると両者がぴった
り重なって見えるように形成されている。これは、まず
中間金属層を基板表面の全面（開口部１３０及び残余の
非開口部である絶縁ｐＡ１３）上に形成した後電極基台
３を形成し、その後該電極基台３をマスクとして上記非
開口部をエッヂング除去するためである。
上記した従来の電極構造では、電極基台３の外周下部に
位置する部分の絶縁膜１３に応力が集中しやすく、はん
だペーストリフロ一時、あるいは溶融したはんだのディ
ッピング時の熱衝撃により、あるいは冷熱サイクルによ
り絶縁膜１３にクラック９が発生しがちであった。この
ため該クラック９を通じて水分が侵入して配線部１２を
腐食し、半導体装置の信頼性の低下あるいは耐久性の劣
化を引き起こしていた。
位置する部分の絶縁膜１３に応力が集中しやすく、はん
だペーストリフロ一時、あるいは溶融したはんだのディ
ッピング時の熱衝撃により、あるいは冷熱サイクルによ
り絶縁膜１３にクラック９が発生しがちであった。この
ため該クラック９を通じて水分が侵入して配線部１２を
腐食し、半導体装置の信頼性の低下あるいは耐久性の劣
化を引き起こしていた。
し発明が解決しようとする問題点］
本発明は上記した事情に鑑み案出されたものであり、バ
ンプ電極の構造を改良することにより上記した水分の侵
入を防止し、半導体装置の信頼性の向上および寿命の延
長を達成するものである。
ンプ電極の構造を改良することにより上記した水分の侵
入を防止し、半導体装置の信頼性の向上および寿命の延
長を達成するものである。
［問題点を解決するための手段及び作用］本発明は、絶
縁膜の上記応力の集中しやすい部分（電極基台外周下部
）の表面にはんだと相溶性のよい物質の層を形成し、該
物質の層上にはんだ層を形成することによって、たとえ
前記応力の集中しやすい部分にクランクが発生したとし
ても、該形成したはんだ層によって該クラックへの水分
の侵入を防止するものである。
縁膜の上記応力の集中しやすい部分（電極基台外周下部
）の表面にはんだと相溶性のよい物質の層を形成し、該
物質の層上にはんだ層を形成することによって、たとえ
前記応力の集中しやすい部分にクランクが発生したとし
ても、該形成したはんだ層によって該クラックへの水分
の侵入を防止するものである。
第１図は本発明の半導体装置の一艙を表ね寸断面模式図
である。
である。
即ち、本発明は、
素子部（省図示）と、該素子部に電気的に接続する配線
部１２とを有し、表面に絶縁ｌ！１３の形成された半導
体基板１と、 前記絶縁膜１３の所定部位に開けられた絶縁膜開口部１
３０と同心的に、少なくとも該開口部１３０を覆うよう
にして該開口部下の前記配線部１２上に形成された中間
金属層２と、 前記開口部１３０と同心的に、前記中間金属層２との接
触面積が該中間台ｆｆｉ層２の面積よりも狭くなるよう
にして、該中間金属層２上に形成された電極基台３と、 該電極基台３上、及び、該電極基台外周下部３１近傍の
前記中間金属層２上に形成されたはんだバンプ電極４と
、 を有することを特徴とする半導体装置である。
部１２とを有し、表面に絶縁ｌ！１３の形成された半導
体基板１と、 前記絶縁膜１３の所定部位に開けられた絶縁膜開口部１
３０と同心的に、少なくとも該開口部１３０を覆うよう
にして該開口部下の前記配線部１２上に形成された中間
金属層２と、 前記開口部１３０と同心的に、前記中間金属層２との接
触面積が該中間台ｆｆｉ層２の面積よりも狭くなるよう
にして、該中間金属層２上に形成された電極基台３と、 該電極基台３上、及び、該電極基台外周下部３１近傍の
前記中間金属層２上に形成されたはんだバンプ電極４と
、 を有することを特徴とする半導体装置である。
半導体基板１は、基板本体１０（シリコン等）と、該基
板本体１０に形成された集積回路等の素子部と、該素子
部を外部端子と電気的に接続するためのアルミニウム等
の配線部１２と、表面に形成された絶縁膜１３ （Ｓｉ
Ｏ２、Ｓｉ ３Ｎ４、リンガラス、ポリイミド等）とか
ら成る。ここに、絶縁膜１３の所定部位（前記配線部１
２の上に位置する所定部位）には絶縁膜開口部１３０が
形成されている。
板本体１０に形成された集積回路等の素子部と、該素子
部を外部端子と電気的に接続するためのアルミニウム等
の配線部１２と、表面に形成された絶縁膜１３ （Ｓｉ
Ｏ２、Ｓｉ ３Ｎ４、リンガラス、ポリイミド等）とか
ら成る。ここに、絶縁膜１３の所定部位（前記配線部１
２の上に位置する所定部位）には絶縁膜開口部１３０が
形成されている。
中間金属層２は、前記絶縁膜開口部１３０を覆うように
して該開口部１３０と同心的に、蒸着あるいはスパッタ
リングによって形成されている。
して該開口部１３０と同心的に、蒸着あるいはスパッタ
リングによって形成されている。
即ち、中間金属層２は、開口部１３０によって露出する
配線部１２の部分１２１、および該開口部１３０を取り
巻く絶縁膜１３のリング帯状の部分１３１に形成されて
いる。ここに、該リング帯状の部分１３１の幅は絶縁１
１１Ｊ１３の前記応力が集中しやすい部分を充分カバー
し得る幅である。中間金ｇ！Ａ層２は後述する電極基台
３の形成材料と配線部１２の形成材料との相互拡散を防
止するバリャとしての機能、および両者の固着力を強固
にづる機能、および両者の接触抵抗を小さくする機能を
果たすものである。中間金属層２は一般に複数種類（７
） 金Ｒ１例エバ、ＡＬＪ−Ｃｕ−Ｏｒ、 Ｔ ｉ −
Ｎｉ−Ｐｄ、Ｔ １−Ｐｔ、等を積層して形成するが該
中間金属層２のリング帯状の部分２１（前記絶縁膜のリ
ング帯状の部分１３１上に形成される部分であって後述
するはんだ層４２の形成される部分）は、はんだと相溶
性の良い物質を用いて形成する。
配線部１２の部分１２１、および該開口部１３０を取り
巻く絶縁膜１３のリング帯状の部分１３１に形成されて
いる。ここに、該リング帯状の部分１３１の幅は絶縁１
１１Ｊ１３の前記応力が集中しやすい部分を充分カバー
し得る幅である。中間金ｇ！Ａ層２は後述する電極基台
３の形成材料と配線部１２の形成材料との相互拡散を防
止するバリャとしての機能、および両者の固着力を強固
にづる機能、および両者の接触抵抗を小さくする機能を
果たすものである。中間金属層２は一般に複数種類（７
） 金Ｒ１例エバ、ＡＬＪ−Ｃｕ−Ｏｒ、 Ｔ ｉ −
Ｎｉ−Ｐｄ、Ｔ １−Ｐｔ、等を積層して形成するが該
中間金属層２のリング帯状の部分２１（前記絶縁膜のリ
ング帯状の部分１３１上に形成される部分であって後述
するはんだ層４２の形成される部分）は、はんだと相溶
性の良い物質を用いて形成する。
電極基台３は上記中間金属層２上にメッキ、あるいは蒸
着、スパッタリング等の方法によって形成する。電極基
台３の形成材料としては、はんだ及び中間金属層上ＷＪ
（電極基台３に近い側）の形成材料と相溶性の良い材料
、例えば、金、銅等が用いられる。電極基台３の下部外
周３１は上記開口部１３０を取り巻くリング帯状の部分
２１上に位置するように形成する。即ち、該リング帯状
の部分２１が若干電極基台３の底面よりも外側へ張り出
るように電極基台３を形成する。電極基台３を蒸着によ
って形成する場合はメタルマスクを、又メッキによって
形成する場合はマスクとしてメッキ保護レジストを用い
ることができる。あるいはマスクを用いずに、全表面に
電極基台３の金属層を形成した後、不要部をエツチング
によって除去してもよい。なお電極基台３は必要に応じ
第１図の上方に向って横断面積の増す形状、即ち、オー
バーハング形状としてもよい。
着、スパッタリング等の方法によって形成する。電極基
台３の形成材料としては、はんだ及び中間金属層上ＷＪ
（電極基台３に近い側）の形成材料と相溶性の良い材料
、例えば、金、銅等が用いられる。電極基台３の下部外
周３１は上記開口部１３０を取り巻くリング帯状の部分
２１上に位置するように形成する。即ち、該リング帯状
の部分２１が若干電極基台３の底面よりも外側へ張り出
るように電極基台３を形成する。電極基台３を蒸着によ
って形成する場合はメタルマスクを、又メッキによって
形成する場合はマスクとしてメッキ保護レジストを用い
ることができる。あるいはマスクを用いずに、全表面に
電極基台３の金属層を形成した後、不要部をエツチング
によって除去してもよい。なお電極基台３は必要に応じ
第１図の上方に向って横断面積の増す形状、即ち、オー
バーハング形状としてもよい。
はんだバンプ電極４は、前記電極基台３にはんだペース
トを印刷した後リフローして、あるいは溶融したはんだ
をディッピングして形成する。係るリフローあるいはデ
ィッピングにより、はんだバンプ電極は電極基台３の上
部４１ばかりでなく、前記開口部１３０を取り巻くリン
グ帯状の部分２１の上部４２にも回り込み形成される。
トを印刷した後リフローして、あるいは溶融したはんだ
をディッピングして形成する。係るリフローあるいはデ
ィッピングにより、はんだバンプ電極は電極基台３の上
部４１ばかりでなく、前記開口部１３０を取り巻くリン
グ帯状の部分２１の上部４２にも回り込み形成される。
即ち、開口部１３０を取り巻く絶縁膜１３のリング帯状
の部分１３１の上部にはまず、中間金属１！２（２１）
が位置し、その上部にははんだバンプ電極４（４２）が
形成されている。従って、電極基台３の下部外周３１の
応力の集中しやすい部分にクラックが発生したとしても
該クラックの上部には中間金属層２（２１）及びはんだ
バンプ電極４２が形成されているために、該クラックへ
の水分の侵入は防止され、従って、配線部１２の腐食は
防止される。
の部分１３１の上部にはまず、中間金属１！２（２１）
が位置し、その上部にははんだバンプ電極４（４２）が
形成されている。従って、電極基台３の下部外周３１の
応力の集中しやすい部分にクラックが発生したとしても
該クラックの上部には中間金属層２（２１）及びはんだ
バンプ電極４２が形成されているために、該クラックへ
の水分の侵入は防止され、従って、配線部１２の腐食は
防止される。
［実施例］
以下、本発明を具体的実施例に基いて説明する。
第１図は実施例製品の断面模式図であり、第２図乃至第
７図は該実施例製品を製造する工程を説明する断面模式
図である。
７図は該実施例製品を製造する工程を説明する断面模式
図である。
（製造）
以下の手順で実施例製品を製造した。
〈１）・中間金属層２の形成
まず第２図に示す半導体塁板１を用意した。これはシリ
コン基板本体１０に集積回路（省図示）が形成され、該
集積回路からアルミニウムの配線パターン１２が導出さ
れ、表面には開口部１３０を除いて５ｉＯｚの絶縁膜１
３が形成されているものである。
コン基板本体１０に集積回路（省図示）が形成され、該
集積回路からアルミニウムの配線パターン１２が導出さ
れ、表面には開口部１３０を除いて５ｉＯｚの絶縁膜１
３が形成されているものである。
次に第３図に示すように表面全面にスパッタリングによ
って、中間金属層２を下層から順に形成材料としてクロ
ム、銅を用いてそれぞれの厚さを０．３〜０．６μ、１
．０〜２．０μとして形成した。
って、中間金属層２を下層から順に形成材料としてクロ
ム、銅を用いてそれぞれの厚さを０．３〜０．６μ、１
．０〜２．０μとして形成した。
（２）電極基台３の形成
上記形成した中間金属層２上に、電極基台３の形成部に
窓開けをしたメッキ保護レジストを形成し、該レジスト
をマスクとして電極基台３を形成した俵、該レジストを
除去し第４図のようにした。
窓開けをしたメッキ保護レジストを形成し、該レジスト
をマスクとして電極基台３を形成した俵、該レジストを
除去し第４図のようにした。
次に第５図に示す如くドライフィルム（レジスト膜）５
を上から全面にラミネートし、該フィルムを電極基台３
及びその周辺を残して除去し、これをマスクとして第６
図の如く、前記中間金属層２のエツチングを行なった。
を上から全面にラミネートし、該フィルムを電極基台３
及びその周辺を残して除去し、これをマスクとして第６
図の如く、前記中間金属層２のエツチングを行なった。
（３）はんだバンプ電極４の形成
ドライフィルム５を除去した後、第７図に示すように電
極基台３の上部にはんだペースト４０を印刷し、その後
加熱して該はんだペーストをリフローし、第１図に示す
ようにはんだバンプ電極４を電極基台３の上部４１およ
び電極基台３の下部と中間金属層２の外縁部（上記リン
グ帯状の部分２１）上部４２に回り込ませて、はんだバ
ンプ電極４を形成した。
極基台３の上部にはんだペースト４０を印刷し、その後
加熱して該はんだペーストをリフローし、第１図に示す
ようにはんだバンプ電極４を電極基台３の上部４１およ
び電極基台３の下部と中間金属層２の外縁部（上記リン
グ帯状の部分２１）上部４２に回り込ませて、はんだバ
ンプ電極４を形成した。
（評価）
以上のようにして製造した実施例製品を８０℃、８５％
ＲＨの高温高湿中に１０００時間放置した後、配線部１
２の腐食を調べたところ、腐食の発生したものは０％で
あった。これに対し第８図に示す従来の製品では同条件
放置後の腐食率は２７％であった。
ＲＨの高温高湿中に１０００時間放置した後、配線部１
２の腐食を調べたところ、腐食の発生したものは０％で
あった。これに対し第８図に示す従来の製品では同条件
放置後の腐食率は２７％であった。
これは第８図に示すクラック９が本実施例製品ではたと
え発生した場合であっても該クラック９の上部にはんだ
層４２（第１図参照）が形成されているため該はんだＪ
ＩＦ４２によってクラック９が埋められ、該クラック９
への水分の侵入が防止されるためであると考えられる。
え発生した場合であっても該クラック９の上部にはんだ
層４２（第１図参照）が形成されているため該はんだＪ
ＩＦ４２によってクラック９が埋められ、該クラック９
への水分の侵入が防止されるためであると考えられる。
また本実施例製品では、電極基台３が上部に向って大き
く外側へ張りだしている所謂オーバーハング形状を取っ
ているために電極基台３と中間金属層２の外縁部とで囲
まれる空隙にはんだが回りやすく、はんだが充分充填さ
れている。
く外側へ張りだしている所謂オーバーハング形状を取っ
ているために電極基台３と中間金属層２の外縁部とで囲
まれる空隙にはんだが回りやすく、はんだが充分充填さ
れている。
［効果］
以上要するに本発明はフリップチップバンプ電極を有す
る半導体装置において、電極基台３の外周下部とリング
帯状部と電極基台の外側法線方向に突出した中間金属層
との間にはんだ層４２を形成し、該はんだ層４２によっ
て電極基台３外周下部の絶縁膜に発生しがちなりランク
を埋め、該クラックを通じての水分の侵入を防止するも
のである。
る半導体装置において、電極基台３の外周下部とリング
帯状部と電極基台の外側法線方向に突出した中間金属層
との間にはんだ層４２を形成し、該はんだ層４２によっ
て電極基台３外周下部の絶縁膜に発生しがちなりランク
を埋め、該クラックを通じての水分の侵入を防止するも
のである。
従って、本発明の半導体装置では、配線部１２の腐食が
防止されるために信頼性が向上し、また寿命が延長され
ている。
防止されるために信頼性が向上し、また寿命が延長され
ている。
第１図は本発明の実施例製品である半導体装置の断面模
式図である。第２図乃至第７図は本発明の実施例製品を
製造する工程を説明する断面模式図であり、第２図は半
導体基板１の断面模式図、第３図は該半導体基板１に中
間金属層を形成した様子を表わす断面模式図、第４図は
電極基台３を形成した様子を表わす断面模式図、第５図
はドライフィルムをラミネートした様子を表わす断面模
式図、第６図は中間金属層のエツチングを表わす断面模
式図、第７図ははんだペーストを印刷した様子を表わす
断面模式図である。Ｍ８図は従来の半導体装置の断面模
式図である。 １０・・・基板本体 １２・・・配線部１３・・
・絶縁膜 ２・・・中間金属層３・・・電極
基台 ４・・・はんだバンプ電極 特許出願人 日本電装株式会社 代理人 弁理士 大川 宏 同 弁理士 藤谷 修 同 弁理士 丸山明夫 第２図 第３図 第４図 第５図 ＄６図
式図である。第２図乃至第７図は本発明の実施例製品を
製造する工程を説明する断面模式図であり、第２図は半
導体基板１の断面模式図、第３図は該半導体基板１に中
間金属層を形成した様子を表わす断面模式図、第４図は
電極基台３を形成した様子を表わす断面模式図、第５図
はドライフィルムをラミネートした様子を表わす断面模
式図、第６図は中間金属層のエツチングを表わす断面模
式図、第７図ははんだペーストを印刷した様子を表わす
断面模式図である。Ｍ８図は従来の半導体装置の断面模
式図である。 １０・・・基板本体 １２・・・配線部１３・・
・絶縁膜 ２・・・中間金属層３・・・電極
基台 ４・・・はんだバンプ電極 特許出願人 日本電装株式会社 代理人 弁理士 大川 宏 同 弁理士 藤谷 修 同 弁理士 丸山明夫 第２図 第３図 第４図 第５図 ＄６図
Claims (4)
- （１）素子部と、該素子部に電気的に接続する配線部と
を有し、表面に絶縁膜の形成された半導体基板と、 前記絶縁膜の所定部位に開けられた絶縁膜開口部と同心
的に、少なくとも該開口部を覆うようにして該間口部下
の前記配線部上に形成された中間金属層と、 前記開口部と同心的に、前記中間金属層との接触面積が
該中間金属層の面積よりも狭くなるようにして、該中間
金属層上に形成された電極基台と、該電極基台上、及び
、該電極基台外周下部近傍の前記中間金属層上に形成さ
れたはんだバンプ電極と、 を有することを特徴とする半導体装置。 - （２）前記はんだバンプ電極は、前記電極基台上にはん
だペーストを印刷した後、リフローして形成された特許
請求の範囲第１項記載の半導体装置。 - （３）前記はんだバンプ電極は、溶融したはんだを前記
電極基台上にディッピングして形成された特許請求の範
囲第１項記載の半導体装置。 - （４）前記電極基台の外周部は、オーバーハング状に外
側に張り出している特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024235A JPS61183945A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024235A JPS61183945A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183945A true JPS61183945A (ja) | 1986-08-16 |
Family
ID=12132593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60024235A Pending JPS61183945A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183945A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242861A (en) * | 1991-06-06 | 1993-09-07 | Nec Corporation | Method for manufacturing semiconductor device having a multilayer wiring structure |
| US5492235A (en) * | 1995-12-18 | 1996-02-20 | Intel Corporation | Process for single mask C4 solder bump fabrication |
| JP2002134545A (ja) * | 2000-10-26 | 2002-05-10 | Oki Electric Ind Co Ltd | 半導体集積回路チップ及び基板、並びにその製造方法 |
| JP2011204988A (ja) * | 2010-03-26 | 2011-10-13 | Fujitsu Ltd | 半導体装置及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59143343A (ja) * | 1983-02-04 | 1984-08-16 | Sharp Corp | ダイレクトボンデイング用バンプの構造 |
-
1985
- 1985-02-08 JP JP60024235A patent/JPS61183945A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59143343A (ja) * | 1983-02-04 | 1984-08-16 | Sharp Corp | ダイレクトボンデイング用バンプの構造 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242861A (en) * | 1991-06-06 | 1993-09-07 | Nec Corporation | Method for manufacturing semiconductor device having a multilayer wiring structure |
| US5492235A (en) * | 1995-12-18 | 1996-02-20 | Intel Corporation | Process for single mask C4 solder bump fabrication |
| JP2002134545A (ja) * | 2000-10-26 | 2002-05-10 | Oki Electric Ind Co Ltd | 半導体集積回路チップ及び基板、並びにその製造方法 |
| JP2011204988A (ja) * | 2010-03-26 | 2011-10-13 | Fujitsu Ltd | 半導体装置及び電子機器 |
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