JPS61170059A - 相補型金属酸化膜半導体デバイスの製造方法 - Google Patents
相補型金属酸化膜半導体デバイスの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000000034 method Methods 0.000 title claims description 21
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000000295 complement effect Effects 0.000 title claims description 11
- 229910044991 metal oxide Inorganic materials 0.000 title claims description 11
- 150000004706 metal oxides Chemical class 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 230000000873 masking effect Effects 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 32
- 238000009792 diffusion process Methods 0.000 claims description 9
- 238000001020 plasma etching Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
- 238000001039 wet etching Methods 0.000 abstract description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 abstract 2
- 229910019213 POCl3 Inorganic materials 0.000 abstract 1
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 9
- 238000000137 annealing Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012938 design process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
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- Recrystallisation Techniques (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
１束欠Ｉ
本発明は相補型金属酸化膜半導体（ＣＭＯＳ）デバイス
の製造方法に関する。
の製造方法に関する。
背景技術
ＣＭＯ３集積回路の製造においては、設計で期待した素
子形状や電気的特性からのバラツキにｐチャネルＭＯＳ
トランジスタとｎチャネル１４０３ ）ランジスタとの
間でできるだけ差がないことが望ましい、たとえば両者
に形成されるチャネルは、その長さないしは幅ができる
だけ等しいことが望ましい。
子形状や電気的特性からのバラツキにｐチャネルＭＯＳ
トランジスタとｎチャネル１４０３ ）ランジスタとの
間でできるだけ差がないことが望ましい、たとえば両者
に形成されるチャネルは、その長さないしは幅ができる
だけ等しいことが望ましい。
しかしその製造工程においてソース・ドレーン領域を形
成する際、チャネルを形成する領域の上の多結晶シリコ
ン層をパターニングするマスクの寸法をｐチャネルトラ
ンジスタとｎチャネルトランジスタで同じにすると、完
成したＣＭＯＳにおけるチャネル長ないしはチャネル幅
に長短が生ずることが知られている。とくにチャネル長
は、ｐチャネルトランジスタではｎチャネルトランジス
タよりも短く形成されることが多い。
成する際、チャネルを形成する領域の上の多結晶シリコ
ン層をパターニングするマスクの寸法をｐチャネルトラ
ンジスタとｎチャネルトランジスタで同じにすると、完
成したＣＭＯＳにおけるチャネル長ないしはチャネル幅
に長短が生ずることが知られている。とくにチャネル長
は、ｐチャネルトランジスタではｎチャネルトランジス
タよりも短く形成されることが多い。
これは、チャネル領域の両側にソース・ドレーン領域を
不純物拡散にて形成する際、ｐチャネルＭＯＳとなる領
域に拡散される高濃度不純物（Ｂ）は、ｎチャネルＭＯ
Ｓとなる領域に拡散される高濃度不純物（Ａｓ）よりも
拡散係数が大きいために生ずる。より詳細には、ｐチャ
ネルＭＯＳとｎチャネルＭＯＳとを同じ条件で、すなわ
ち同一の工程で形成するかぎり、ｐチャネルＭＯＳでは
ソース・ドレーン領域がｎチャネルＭＯＳより大きく形
成され、したがってチャネル長が短くなってしまう。
不純物拡散にて形成する際、ｐチャネルＭＯＳとなる領
域に拡散される高濃度不純物（Ｂ）は、ｎチャネルＭＯ
Ｓとなる領域に拡散される高濃度不純物（Ａｓ）よりも
拡散係数が大きいために生ずる。より詳細には、ｐチャ
ネルＭＯＳとｎチャネルＭＯＳとを同じ条件で、すなわ
ち同一の工程で形成するかぎり、ｐチャネルＭＯＳでは
ソース・ドレーン領域がｎチャネルＭＯＳより大きく形
成され、したがってチャネル長が短くなってしまう。
従来、これを避けるための対策として、あらかじめｐチ
ャネルＭＯＳとｎチャネルＭＯＳではトランジスタのゲ
ート線幅に差をつけておくことが提案されている。たと
えば特開昭５９−４３５８４では、ｐチャネルＭ（Ｉｓ
領領域ｎチャネルＮＯ９領域の半導体構体の高さに若干
の段差をつけることによって、形成された電極パターン
の幅に差を生じさせている。しかしこの方法は、段差を
形成するための付加プロセスが必要であり１段差による
ステップカバリッジの問題を新たに生じさせる。
ャネルＭＯＳとｎチャネルＭＯＳではトランジスタのゲ
ート線幅に差をつけておくことが提案されている。たと
えば特開昭５９−４３５８４では、ｐチャネルＭ（Ｉｓ
領領域ｎチャネルＮＯ９領域の半導体構体の高さに若干
の段差をつけることによって、形成された電極パターン
の幅に差を生じさせている。しかしこの方法は、段差を
形成するための付加プロセスが必要であり１段差による
ステップカバリッジの問題を新たに生じさせる。
マスクの製造あるいはゲート電極の加工の工程より曲に
、ｐチャネルＭＯＳとｎチャネルｌｌｌ０Ｓのゲート線
幅に差をつけることは、両者の間に製造工程の相違を回
避できないので不利である。そこで、ｐチャネルＭＯＳ
とｎチャネルＭＯＳの間でマスク寸法に差をつけること
はせず、ヒートパルス（トランジェント）アニールなど
の短時間アニールによって、不純物の拡散距離に大きな
差を生じさせない方法も提案されている。しかしこのよ
うな短時間アニールは、製造工程や装置の複雑化を避け
られない。
、ｐチャネルＭＯＳとｎチャネルｌｌｌ０Ｓのゲート線
幅に差をつけることは、両者の間に製造工程の相違を回
避できないので不利である。そこで、ｐチャネルＭＯＳ
とｎチャネルＭＯＳの間でマスク寸法に差をつけること
はせず、ヒートパルス（トランジェント）アニールなど
の短時間アニールによって、不純物の拡散距離に大きな
差を生じさせない方法も提案されている。しかしこのよ
うな短時間アニールは、製造工程や装置の複雑化を避け
られない。
したがって、マスクの設計変更、製造プロセスの複雑化
、段差によるステップカバリッジなどの問題を最小にし
た。より簡単な方法が望まれている。
、段差によるステップカバリッジなどの問題を最小にし
た。より簡単な方法が望まれている。
目 的
本発明はこのような従来技術の欠点を解消し。
形成すべきｐチャネルＭＯＳとｎチャネルＭＯＳの間で
マスク設計や製造工程における差を極力少なくした簡略
な工程によって、ｐチャネルＭＯＳ ）ランジスタとｎ
チャネルＭＯＳトランジスタとの間で素子形状や電気的
特性のバラツキの差が実質的に少ない相補型金属酸化膜
半導体デバイスを製造できる方法を提供することを目的
とする。
マスク設計や製造工程における差を極力少なくした簡略
な工程によって、ｐチャネルＭＯＳ ）ランジスタとｎ
チャネルＭＯＳトランジスタとの間で素子形状や電気的
特性のバラツキの差が実質的に少ない相補型金属酸化膜
半導体デバイスを製造できる方法を提供することを目的
とする。
発明の開示
本発明による相補型金属酸化膜半導体デバイスの製造方
法は、基板の一方の主表面上に多結晶シリコンの層が被
着されたシリコン基板を用意する第１の工程と、多結晶
シリコン層のうち相補型金属酸化膜半導体デバイスの一
方のチャネル導電型のトランジスタを形成する領域をマ
スクして他の領域に第１の不純物を導入し、活性化させ
る第２の工程と、マスクを除去して多結晶シリコン層全
体に第２の不純物を導入する第３の工程と、多結晶シリ
コン層の表面に、デバイスのゲート電極に対応して実質
的に同じ線幅を有するマスクを形成する第４の工程と、
多結晶シリコン層のマスクで覆われていない部分をプラ
ズマエツチングにて除去する第５の工程と、マスクを除
去し、多結晶シリコン層のうちデバイスの一方のチャネ
ル導電型のトランジスタを形成する領域には第３の不純
物を拡散させ、他方のチャネル導電型のトランジスタを
形成する領域には第４の不純物を拡散させることによっ
てトランジスタのソース・ドレーン領域を形成する第６
の工程とを含み、第３の不純物は第４の不純物より拡散
係数が高く、これによってゲート電極の下に、一方およ
び他方のチャネル導電型のトランジスタの間で実質的に
同じ実効チャネル長を有するチャネルが形成されるもの
である。
法は、基板の一方の主表面上に多結晶シリコンの層が被
着されたシリコン基板を用意する第１の工程と、多結晶
シリコン層のうち相補型金属酸化膜半導体デバイスの一
方のチャネル導電型のトランジスタを形成する領域をマ
スクして他の領域に第１の不純物を導入し、活性化させ
る第２の工程と、マスクを除去して多結晶シリコン層全
体に第２の不純物を導入する第３の工程と、多結晶シリ
コン層の表面に、デバイスのゲート電極に対応して実質
的に同じ線幅を有するマスクを形成する第４の工程と、
多結晶シリコン層のマスクで覆われていない部分をプラ
ズマエツチングにて除去する第５の工程と、マスクを除
去し、多結晶シリコン層のうちデバイスの一方のチャネ
ル導電型のトランジスタを形成する領域には第３の不純
物を拡散させ、他方のチャネル導電型のトランジスタを
形成する領域には第４の不純物を拡散させることによっ
てトランジスタのソース・ドレーン領域を形成する第６
の工程とを含み、第３の不純物は第４の不純物より拡散
係数が高く、これによってゲート電極の下に、一方およ
び他方のチャネル導電型のトランジスタの間で実質的に
同じ実効チャネル長を有するチャネルが形成されるもの
である。
衷ｍＮ（λ叉男
次に添付図面を参照して本発明による相補型金属酸化膜
半導体デバイスの製造方法の実施例を詳細に説明する。
半導体デバイスの製造方法の実施例を詳細に説明する。
通常のＣＭＯ９集積回路の製造プロセスにおいては、電
極材料として用いる多結晶シリコンへ不純物を高濃度に
導入し、プラズマエツチングを行なうのが一般的である
。この場合、不純物の活性度が高い多結晶シリコン層で
のエツチング後の断面形状は等方性に近く、非ドープ多
結晶シリコン、またはイオン注入 欠って不純物が導入
された熱処理前の多結晶シリコンに比較して電極パター
ンの線幅の減少が顕著である。
極材料として用いる多結晶シリコンへ不純物を高濃度に
導入し、プラズマエツチングを行なうのが一般的である
。この場合、不純物の活性度が高い多結晶シリコン層で
のエツチング後の断面形状は等方性に近く、非ドープ多
結晶シリコン、またはイオン注入 欠って不純物が導入
された熱処理前の多結晶シリコンに比較して電極パター
ンの線幅の減少が顕著である。
本発明はこの性質を利用している。より詳細には、従来
の方法で実効チャネル長の減少が少なかったｎチャネル
ＭＯＳの形成は、高濃度ドープの多結晶シリコンを利用
して等方性に近いエツチングを利用し、従来の方法では
実効チャネル長の減少が大きかったｐチャネルＭＯＳの
形成は異方性の高いエツチングを利用する。 “ 一般に、非ドープもしくは低ドープ多結晶シリコン、ま
たはドープトイオンが十分活性化していなければ高ドー
プ多結晶シリコンでも、プラズマエツチングの異方性を
高くすることができる０本発明では、ｐチャネルＭＯＳ
における多結晶シリコンのプラズマエツチングの異方性
を高めて多結晶シリコンの電極幅をｎチャネルＭＯＳに
比べて大きくすることにより、最終的に得られるＣＭＯ
Ｓデバイスの実効チャネル長をｐチャネルＭＯＳ ）ラ
ンジスタとｎチャネル）ＩＯ９）ランジスタの間で実質
的に等しくしている。
の方法で実効チャネル長の減少が少なかったｎチャネル
ＭＯＳの形成は、高濃度ドープの多結晶シリコンを利用
して等方性に近いエツチングを利用し、従来の方法では
実効チャネル長の減少が大きかったｐチャネルＭＯＳの
形成は異方性の高いエツチングを利用する。 “ 一般に、非ドープもしくは低ドープ多結晶シリコン、ま
たはドープトイオンが十分活性化していなければ高ドー
プ多結晶シリコンでも、プラズマエツチングの異方性を
高くすることができる０本発明では、ｐチャネルＭＯＳ
における多結晶シリコンのプラズマエツチングの異方性
を高めて多結晶シリコンの電極幅をｎチャネルＭＯＳに
比べて大きくすることにより、最終的に得られるＣＭＯ
Ｓデバイスの実効チャネル長をｐチャネルＭＯＳ ）ラ
ンジスタとｎチャネル）ＩＯ９）ランジスタの間で実質
的に等しくしている。
第１Ａ図ないし第３Ｂ図を参照して本発明の詳細な説明
する。まず１通常のＣＭＯＳ製造プロセスと同様にして
シリコン基板１２の一方の主表面の上に多結晶シリコン
の層１４を成長ないしは被着させた半導体構体１０を準
備する（第１Ａ図）０図に示す例では、左側がｎチャネ
ルＭＯＳ トランジスタが形成される領域、右側がｐチ
ャネルＭＯＳトランジスタが形成される領域である。
する。まず１通常のＣＭＯＳ製造プロセスと同様にして
シリコン基板１２の一方の主表面の上に多結晶シリコン
の層１４を成長ないしは被着させた半導体構体１０を準
備する（第１Ａ図）０図に示す例では、左側がｎチャネ
ルＭＯＳ トランジスタが形成される領域、右側がｐチ
ャネルＭＯＳトランジスタが形成される領域である。
次に多結晶シリコン層１２の表面を、たとえば約１００
０オングストローム程度の厚さまで酸化させて、酸化シ
リコン層１６を形成する。右側のｐチャネルＭＯＳ ）
ランジスタが形成される領域をマスクしてウェットエツ
チングを行なう、これによって左側のｐ型半導体（ｐウ
ェル）の表面にある多結晶酸化物が除去される。そこで
、ＰＯＣ；１３の雰囲気中に構体１０を露呈してＰ（リ
ン）を左側の領域の多結晶シリコン層１４の中へ熱拡散
させる（第１Ｂ図）。
０オングストローム程度の厚さまで酸化させて、酸化シ
リコン層１６を形成する。右側のｐチャネルＭＯＳ ）
ランジスタが形成される領域をマスクしてウェットエツ
チングを行なう、これによって左側のｐ型半導体（ｐウ
ェル）の表面にある多結晶酸化物が除去される。そこで
、ＰＯＣ；１３の雰囲気中に構体１０を露呈してＰ（リ
ン）を左側の領域の多結晶シリコン層１４の中へ熱拡散
させる（第１Ｂ図）。
次に、構体ｌＯの表面に残留している多結晶酸化物層１
Ｂを完全に除去する。この構体ｌＯの主表面にＰまたは
Ａｓをイオン注入する。このイオン注入は、たとえば約
５０〜２００ＫｅＶの加速エネルギーで、約０．５〜２
！１０”Ｃ腸−２の濃度で行なう（第１０図）、こうし
て導電性のよい電極層１４を形成すためにＰまたはＡｓ
を多結晶シリコン層１４にドープするが、左側のｎチャ
ネルを形成する領域は右側のｐチャネルを形成する領域
に比べてＰまたはＡｓのドープ呈が多く、それらが活性
化していないのが特徴である。これは、後のエツチング
工程において左側の領域の電極層１４に右側の領域の電
極層１４よりも等方性に近いプラズマエツチングを行な
わせるためである。
Ｂを完全に除去する。この構体ｌＯの主表面にＰまたは
Ａｓをイオン注入する。このイオン注入は、たとえば約
５０〜２００ＫｅＶの加速エネルギーで、約０．５〜２
！１０”Ｃ腸−２の濃度で行なう（第１０図）、こうし
て導電性のよい電極層１４を形成すためにＰまたはＡｓ
を多結晶シリコン層１４にドープするが、左側のｎチャ
ネルを形成する領域は右側のｐチャネルを形成する領域
に比べてＰまたはＡｓのドープ呈が多く、それらが活性
化していないのが特徴である。これは、後のエツチング
工程において左側の領域の電極層１４に右側の領域の電
極層１４よりも等方性に近いプラズマエツチングを行な
わせるためである。
次に第１Ｄ図に示すように、ＭＯＳ ）ランジスタの多
結晶シリコンゲート電極２０ａおよび２０ｂ（第２Ａ図
、第２Ｂ図）を形成するためのマスク１８を形成する。
結晶シリコンゲート電極２０ａおよび２０ｂ（第２Ａ図
、第２Ｂ図）を形成するためのマスク１８を形成する。
これは通常のフォトレジストなどでよい、形成されるゲ
ート２０ａおよび２０ｂに対応するマスク領域１８の幅
は、第２Ａ図および第２Ｂ図に示すように、ｐチャネル
ＭＯＳ ）ランジスタとｎチャネルＭＯＳ Ｉ−ランジ
スタで相違させる必要はなく、実質的に同じ輻りでよい
、こうして構体ｌＯをプラズマエツチングにかける。以
降の工程は、通常のＣＭＯ９製造プロセスと同様でよい
。
ート２０ａおよび２０ｂに対応するマスク領域１８の幅
は、第２Ａ図および第２Ｂ図に示すように、ｐチャネル
ＭＯＳ ）ランジスタとｎチャネルＭＯＳ Ｉ−ランジ
スタで相違させる必要はなく、実質的に同じ輻りでよい
、こうして構体ｌＯをプラズマエツチングにかける。以
降の工程は、通常のＣＭＯ９製造プロセスと同様でよい
。
第２Ａ図および第２Ｂ図を参照すると、このプラズマエ
ツチング後の電極２Ｑａおよび２０ｂの部分が拡大して
示されている。これかられかるように、ｎチャネルＭＯ
Ｓ ）ランジスタを形成するゲート電極２０ａの幅Ｌｎ
は、ｐチャネルＭＯＳ ）ランジスタを形成するゲート
電極２０ｂの幅Ｌｐより狭く形成される。これは、多結
晶シリコン層１４にドープされたＰの濃度がゲート電極
２０ａにおいて高く、ゲート電極２０ｂにおいて低いた
め、さらに後者においては不純物が十分に活性化してい
ないため、前者のエツチングが等方性に近く、後者のエ
ツチングが異方性に近い状態で行なわれることによる。
ツチング後の電極２Ｑａおよび２０ｂの部分が拡大して
示されている。これかられかるように、ｎチャネルＭＯ
Ｓ ）ランジスタを形成するゲート電極２０ａの幅Ｌｎ
は、ｐチャネルＭＯＳ ）ランジスタを形成するゲート
電極２０ｂの幅Ｌｐより狭く形成される。これは、多結
晶シリコン層１４にドープされたＰの濃度がゲート電極
２０ａにおいて高く、ゲート電極２０ｂにおいて低いた
め、さらに後者においては不純物が十分に活性化してい
ないため、前者のエツチングが等方性に近く、後者のエ
ツチングが異方性に近い状態で行なわれることによる。
より詳細には、第２Ａ図および第２Ｂ図における平面で
２次元的に説明すると、多結晶シリコン暦１４の同じ厚
さ、すなわち基板１２の主平面に垂直な方向の深さｔを
エツチングするのに要する時間で、ゲート電極２０ａは
長さＬ−Ｌｎだけエツチングされ、ゲート電極２０ｂは
これより短い長さＬ−Ｌｐだけエツチングされる。エツ
チング終了後、マスク１８を除去する。
２次元的に説明すると、多結晶シリコン暦１４の同じ厚
さ、すなわち基板１２の主平面に垂直な方向の深さｔを
エツチングするのに要する時間で、ゲート電極２０ａは
長さＬ−Ｌｎだけエツチングされ、ゲート電極２０ｂは
これより短い長さＬ−Ｌｐだけエツチングされる。エツ
チング終了後、マスク１８を除去する。
以降の工程において、ＭＯＳ ）ランジスタのソースΦ
ドルーン領域２２ａおよび２２ｂを形成するため、領域
２２ａにはＡｓを、領域２２ｂにはＢをイオン注入法に
より導入し、後続の熱プロセスによって拡散させる。
ドルーン領域２２ａおよび２２ｂを形成するため、領域
２２ａにはＡｓを、領域２２ｂにはＢをイオン注入法に
より導入し、後続の熱プロセスによって拡散させる。
周知のように、Ｂの拡散係数はＡｓの拡散係数より高い
ので、第３Ａ図および第３Ｂ図に示すように、Ｂの拡散
によるｐ中領域２２ｂはＡｓの拡散によるｎ◆領域２２
ａより深く広く形成される。したがって、最終のＣＭＯ
Ｓデバイスにおいてゲート電極２０ａおよび２０ｂの下
にそれぞれ形成されるチャネルの実効的な長さＬｎｅお
よびＬｐｅは、ｐチャネルＭＯＳトランジスタとｎチャ
ネルＭＯＳ ）ランジスタの間で実質的に等しくなる。
ので、第３Ａ図および第３Ｂ図に示すように、Ｂの拡散
によるｐ中領域２２ｂはＡｓの拡散によるｎ◆領域２２
ａより深く広く形成される。したがって、最終のＣＭＯ
Ｓデバイスにおいてゲート電極２０ａおよび２０ｂの下
にそれぞれ形成されるチャネルの実効的な長さＬｎｅお
よびＬｐｅは、ｐチャネルＭＯＳトランジスタとｎチャ
ネルＭＯＳ ）ランジスタの間で実質的に等しくなる。
換言すれば、両者が実質的に等しくなるように、第１Ｂ
図および第１Ｃ図の工程において、電極２０ａおよび２
０ｂのそれぞれの線幅ＬｎおよびＬｐを規定する多結晶
シリコン暦１４中の対応領域におけるＰドープ量および
活性化の程度を制御する。
図および第１Ｃ図の工程において、電極２０ａおよび２
０ｂのそれぞれの線幅ＬｎおよびＬｐを規定する多結晶
シリコン暦１４中の対応領域におけるＰドープ量および
活性化の程度を制御する。
効果
このように本発明によれば、最終的にＣＭＯＳデＩ（イ
スにおいてゲート電極の下にそれぞれ形成されるチャネ
ルの実効的な長さが、ｐチャネルＭＯＳ ）ランジスタ
とｎチャネルＭＯＳ ）ランジスタの間で実質的に等し
くなるように、ゲート電極の幅を規定する多結晶シリコ
ン層中の対応領域におけるＰドープ量、あるいは不純物
の活性化の度合いを制御している。これによって、形成
すべきｐチャネルＭＯＳとｎチャネルＭＯＳの間でマス
ク設計や製造工程における差を極力少なくした簡略な工
程により、ｐチャネルＭＯＳ ）ランジスタとｎチャネ
ルＭＯＳトランジスタとの間で素子形状や特性のバラツ
キの差が実質的に少ない相補型金属酸化膜半導体デバイ
スを製造することができる。
スにおいてゲート電極の下にそれぞれ形成されるチャネ
ルの実効的な長さが、ｐチャネルＭＯＳ ）ランジスタ
とｎチャネルＭＯＳ ）ランジスタの間で実質的に等し
くなるように、ゲート電極の幅を規定する多結晶シリコ
ン層中の対応領域におけるＰドープ量、あるいは不純物
の活性化の度合いを制御している。これによって、形成
すべきｐチャネルＭＯＳとｎチャネルＭＯＳの間でマス
ク設計や製造工程における差を極力少なくした簡略な工
程により、ｐチャネルＭＯＳ ）ランジスタとｎチャネ
ルＭＯＳトランジスタとの間で素子形状や特性のバラツ
キの差が実質的に少ない相補型金属酸化膜半導体デバイ
スを製造することができる。
第１Ａ図ないし第１Ｄ図は、本発明による相補型金属酸
化膜半導体デバイスの製造方法の主要な工程を段階的に
示す半導体構体の断面図、 第２Ａ図、第２Ｂ図、第３Ａ図および第３Ｂ図は、第１
Ｄ図に示す工程の後の工程をｐチャネル領域とｎチャネ
ル領域についてそれぞれ段階的に示す部分拡大断面図で
ある。 部分の符号の説 １２、、、シリコン基板 １４、、、多結晶シリコン層 １Ｂ１９．多結晶酸化シリコン層 １８１．。マスク ２（ｌａ、２０ｂ、ゲート電極 ２２ａ、２２ｂ、ソース・ドレーン領域特許出願人 富
士写真フィルム株式会社第１Ａ図 埠 第１Ｂ図 第１Ｃ図 担 手続補正書 昭和６０年２月１９日
化膜半導体デバイスの製造方法の主要な工程を段階的に
示す半導体構体の断面図、 第２Ａ図、第２Ｂ図、第３Ａ図および第３Ｂ図は、第１
Ｄ図に示す工程の後の工程をｐチャネル領域とｎチャネ
ル領域についてそれぞれ段階的に示す部分拡大断面図で
ある。 部分の符号の説 １２、、、シリコン基板 １４、、、多結晶シリコン層 １Ｂ１９．多結晶酸化シリコン層 １８１．。マスク ２（ｌａ、２０ｂ、ゲート電極 ２２ａ、２２ｂ、ソース・ドレーン領域特許出願人 富
士写真フィルム株式会社第１Ａ図 埠 第１Ｂ図 第１Ｃ図 担 手続補正書 昭和６０年２月１９日
Claims (1)
- 【特許請求の範囲】 １、相補型金属酸化膜半導体デバイスの製造方法におい
て、該方法は、 基板の一方の主表面上に多結晶シリコンの層が被着され
たシリコン基板を用意する第１の工程と、 該多結晶シリコン層のうち該相補型金属酸化膜半導体デ
バイスの一方のチャネル導電型のトランジスタを形成す
る領域をマスクして他の領域に第１の不純物を導入し、
活性化させる第２の工程と、 前記マスクを除去して該多結晶シリコン層全体に第２の
不純物を導入する第３の工程と、 該多結晶シリコン層の表面に、該デバイスのゲート電極
に対応して実質的に同じ線幅を有するマスクを形成する
第４の工程と、 該多結晶シリコン層の該マスクで覆われていない部分を
プラズマエッチングにて除去する第５の工程と、 該マスクを除去し、該多結晶シリコン層のうち該デバイ
スの一方のチャネル導電型のトランジスタを形成する領
域には第３の不純物を拡散させ、他方のチャネル導電型
のトランジスタを形成する領域には第４の不純物を拡散
させることによって該トランジスタのソース・ドレーン
領域を形成する第６の工程とを含み、 第３の不純物は第４の不純物より拡散係数が高く、これ
によって該ゲート電極の下に、前記一方および他方のチ
ャネル導電型のトランジスタの間で実質的に同じ実効チ
ャネル長を有するチャネルが形成されることを特徴とす
る相補型金属酸化膜半導体デバイスの製造方法。 ２、特許請求の範囲第１項記載の方法において、 第２の工程では、ＰＯＣｌ＿３の雰囲気中にて第１の不
純物としてＰをドープさせ、 第２の不純物はＰを含むことを特徴とする製造方法。 ３、特許請求の範囲第２項記載の方法において、第３の
工程では、第２の不純物としてＰをイオン注入すること
を特徴とする製造方法。 ４、特許請求の範囲第１項記載の方法において、 第２の工程では、ＰＯＣｌ＿３の雰囲気中にて第１の不
純物としてＰをドープさせ、 第３の工程では、第２の不純物としてＡｓをイオン注入
することを特徴とする製造方法。 ５、特許請求の範囲第１項記載の方法において、 前記一方のチャネル導電型はｐ型であり、他方のチャネ
ル導電型はｎ型であり、 第３の不純物はＢを、第４の不純物はＡｓをそれぞれ含
むことを特徴とする製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009927A JPS61170059A (ja) | 1985-01-24 | 1985-01-24 | 相補型金属酸化膜半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009927A JPS61170059A (ja) | 1985-01-24 | 1985-01-24 | 相補型金属酸化膜半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170059A true JPS61170059A (ja) | 1986-07-31 |
Family
ID=11733703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60009927A Pending JPS61170059A (ja) | 1985-01-24 | 1985-01-24 | 相補型金属酸化膜半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170059A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311585A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-01-24 JP JP60009927A patent/JPS61170059A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311585A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
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