JPS61158162A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体集積回路に関し、特に同集積回路Ｋ＞
ける電源線配線構造の改良に関する。

〔発明の技術的背景およびその問題点〕一般に半導体集
積回路は、多数の半導体能動素子と、これら半導体能動
素子に給電するための電源側および接地側の２種の電源
配線とを備えている。

ところで、このような半導体集積回路においては、その
電源配線に外部から雑音が混入するのみでなく、内部に
おける急激なスイッチング動作に伴なう電流パルスによ
ってもその電源配線に雑音を生じ、その雑音が回路動作
に悪影響管与える不都合があった。特に、大容量のダイ
ナミックＲＡＭや高集積化されたＬＳＩなどにおいては
、同時に動作する回路素子が多くなることから、電源配
ｕＫこうした素子の動作に伴なう電圧変動も生じ易く、
これによっても回路動作が不安定になる。

〔発明の目的〕

この発明は、雑音その他によシミ源配線に生じる電圧変
動を有効に抑制して内部回路素子に対する給電能力を大
幅に向上することのできる半導体集積回路を提供するこ
とを目的とする。

〔発明の概要〕

この発明では、半導体基板上に前述した２種の電源配線
として配される第１および第２の金属配線層のうちの半
導体基板と異電位となる側（いわゆる電源側）の金属配
線層とこの半導体基板との静電容量（いわゆる対接地容
量）が大きければ大きいほど上述した電圧変動が吸収さ
れ易くなり、電気的にも安定することに着目して、これ
ら第１および第２の金属配線層のうち、上記電源側の金
属配線層を下層に、半導体基板と同電位となる接地側の
金属配線層を上層にそれぞれ積層するようＫして、これ
ら各金属配線層の間、および下層側の金属配線層と半導
体基板との間に静電容量素子管形成すべくそれぞれ誘電
体を介在させる。こうした配線層構造とすることによυ
、電源側金属配線層の上述した甲接地容量としては、半
導体基板との直接の静電容量の他に、これと等制約に並
列接続される接地側金属配線層との静電容量も加わるこ
とＫなシ、該電源の対接地容量は飛躍的に増大すること
となる。

また、実用上さらに好ましくは、電源配線とする金属配
線層の上記積層構造は、前記能動素子が配される素子領
域以外の電源配線領域、すなわち電源配線幹線部にのみ
採用して、素子領域にある各素子への給電は、これら積
層構造をもつ金属配線層にそれぞれ電気的に接続された
積層されない第３および第４の金属配線を通じて行なう
ようＫする。一般に素子領域では、電源配線以外にも種
種所要の論理機能を達成するための多くの配線が施され
ることから、このように電源配線幹線部だけで上記対接
地容量の増大を図シ、配線が複雑となる素子領域で通常
の一層の電源配線に戻すことは、該半導体集積回路の製
造を容易セする上で、また局部的な配線不能領域の発生
を防ぐ上で有効である。素子領域にある能動素子がマス
、タスライス方弐にで結線される単位機能、素子でおる
ような場合には、こうした効果も特に顕著である。

〔発明の効果〕

・このように、この発明Ｋかかる半導体集積回路によれ
ば、電源側金属配線層の対接地容量を確実に増大するこ
とができる。したがって、電源電圧に前述したような変
動が来たそうとしてもこれは有効に抑制され、回路素子
には常に安定した給電がなされるようになる。このこと
は換言、すれば、。

回路素子への給電能率が向上し、該集積回路自体の電気
的特性が改善されることを意味する。勿論これによって
該集積回路のよシ一層の動作の高速化も期待される。

またこの発明によれば、少なくとも電源配線幹線部の金
属配線層（通常該集積−路の配線のうち最も線幅の広い
ことが要求される配線層である）を積層して形成するこ
とから、スペースファクタも向上する。したがってこの
発明は、集積度の向上にも大きく寄与する。

また特に、電源配線の積層構造を上記幹線部のみに採用
して、素子領域には通常の単層構造による電源配Ｓｔ−
通じて給電するように大れば、該集積回路の、製造の容
易さ等を図る上で有益となる。

〔発明の実施例〕

はじめに％第８図を３参照してこの発明の詳細な説明す
る。

第８図≦おいて、ＩＯは竺地電位にあるとする半導体基
板、２０ネ電源配線のうちこの半導体基板ｌＯと電位差
Ｖをもって異電位にある金属配線（電源側金属配線）、
セして２２は同じく電源配線のうちこの半導一基板１０
と同電位の接地電位にある金属間＊（！地側金属配線）
であり、この発明では、同一８図に示すように、半導体
基板１０上にこれと異電位にある金属配線２１を第１膚
配線として、を今生導体基板ｌＯと同電位にある金属配
線２２を第２層配線として、それぞれ同図に示す静電容
量９１およびＣ２ｔ？もたせて積層して形成する。これ
により、従来は、すなわち電源配線を単層構造とする方
式では、電源側金属配線２１と半導体基板１０との間の
静電容量ＣＩのみが電源の対接地容量として有効であっ
たのが、同対接地容量として、該静電容ＪＩＣ１に等制
約に並列に接続される同金属配線２１と接地側金属配線
２２との間の静電容量Ｃ２も追加されるようになり、こ
の場合の対接地容量は必然的に増大する。

これがこの発明における対接地容置増大の原理であり、
こうした対接地容量の増大によって電源電圧の変動は有
効に抑制されることとなる。

第１図に、こうした原理に基づいて構成したこの発明に
かかる半導体集積回路の一実施例を示す。

この実施例は、いわゆるゲートアレイと呼ばれるマスタ
スクイス方式のＬＳＩにこの発明を適用したものである
。

すなわちこのＬＳＩは、半導体基板ｌＯ上に、格子状に
配列された多くの単位機能素子ＳＬからなるＰ−ドアレ
イ部３０と、演算回路やメモリ回路等からなる付属回路
４０および５０とを基本的に具えて構成され、上記単位
機能素子ＳＬ上または単位機能素子ＢＬ間の配線領域に
おける配線パターンのみが同ＬＳＩの品種に応じて設計
製造されるようになっている。

さてこの実施例では、こうしたＬＳＩに対して、同第１
図に示すように、上記ｆ−）アレイ部３０および付属回
路４０．５０に共通に給電するいわゆる電源配線幹線部
に上記原理に基づく電源配線の積層構造を採用し、ｒ−
ドアレイ部３０内における各単位機能素子ＳＬへの給電
は、通常の単層構造にある金属配線２３および２４を通
じて行なうようにしている。すなわち、このＩＡＩの半
導体基板１０が接地電位にあるとすれば、上記電源配線
幹線部の下層（第１層）に配線層れる金属配線２１には
ノタッドＰＤＩを通じて電源電圧（ＶＤＤ　）が印加さ
れるようになシ、この上層（第２層）に配線される金属
配線２２はｔ４ツドＰＤ２を通じて接地（ＧＮＤ　）さ
れるようになるもので、ｒ−ドアレイ部３０内の電源配
線である上記金属配線２３および２４のうち、ｖ′ＤＤ
電位に選択される金属配線２３は同じく第１層配線であ
る上記金属配線２１と丁字状に結線され、ＧＮＤ電位に
選択される金属配線２４は第２層配線である上記金属配
線２２とコンタクトホールを通じて立体結線される。

こうした構造について、第２図〜第４゛図を参照してさ
らに詳述する。

第２図は、第１図における円ＣＣ部分を拡大して示すと
ともに、上記単位機能素子８Ｌの構造の一例を示してい
る。

すなわちこの単位機能素子Ｓｔ、は、ｎ−形基板である
とする半導体基板１０においてＰ−ウェル３１と、−拡
散層３２ｍ＋３２ｂｔ３２ｅと、ポリシリコン等からな
るｒ−）電極３４ａ、３４ｂとによって構成嘔れる２つ
のｎチャンネル（ｎｃｈ　）　）２ンノスタ、および同
基板ｌＯにおいて、Ｐ＋拡散７１１３３　ｍ　、　３３
　ｂ　、　３３　ｅと、ダート電極３４ａ。

３４ｃとによりて構成される２つのＰチャンネル（Ｐｅ
ｈ））ランジスタの計４つのトランジスタを有しておシ
、等制約には第３図に示すような回路構成となっている
。

こうした単位機能素子ＳＬの構成を前提として、この実
施例の要部である第２図のＡ　−Ａ’線部、Ｂ−Ｂ／線
部、およびＣ−Ｃ’線部における各断面構造ｔ−第４図
に示す。

まず第４図（Ａ）は、第２図のＡ　−Ａ’線部における
断面構造を示すものであシ、この部分、すなわち電源配
線幹線部では、同図に示すよ５に、ＧＮＤ電位にある半
導体基板１０上に、例えば酸化シリコン（５ｔＯ２）か
らなる誘電体層６１と、ｖＤＤ電位となる金属配線層２
１と、これも例えば８１０．からなる第２層目の誘電体
６２と、ＧＮＤ電位となる金属配線層２２とが順次堆積
された形となっている。

なお、これら金属配線層２１および２２としては、例え
ばアルミ、ラム（ｈｔ　）が用いられる。上記誘電体層
６１および６２のこれら金属配線層２１および２２と接
する部分において、先の原理で説明した静電容量ＣＩお
よびＣ２（第８図参照）がそれぞれ形成される。

次に第４図（Ｂ）は、第２図のＢ　−Ｂ’線部における
断面構造を示すものであり、この部分、すなわちＧＮＤ
電位となる金属配線同士が結合される部分では、同図に
示すように１予め第１層配線として配線され、かつ誘電
体層６１に設けられたコンタクトホールＣＨＩを介して
前記単位機能素子ＳＬのＰチャンネルトランジスタの１
″：）Ｋ電気的に結合された金属配線層２４と、第２層
配線として配線された上記金属配線２２とが誘電体層６
２に設けられたコンタクトホールＣＨ２を介して立体結
合された形となりている。ＴＩＬ源配線幹線部（同図左
端部分）における構造は、第４図ＣＡ）Ｋ示したものと
基本的に同等である。ｔたこの部分においては、同じ第
１層配線であっても、素子領域における金属配線層２４
と上記幹線部における金属配線層２１とは電気的に絶縁
されている。なお同第４図（鵬において、６３は前述し
たトランジスタのダート絶縁膜を示している。他の部分
は第２図の同一番号部分とそれぞれ対応する０次の第４
図（切においても同様である。

そして第４図（Ｑは、第２図のｃ　−ｃ’線部における
断面構造を示す亀のであシ、この部分、すなわちＶＤＤ
電位となる金属配線同士が結合される部分では、同図に
示すように、素子領域にあって誘電体層６１に設けられ
たコンタクトホールＣＨ３を介して前記単位機能素子８
Ｌのｎチャンネルトランジスタの１りに電気的に結合さ
れる金属配線層２３と、上記電源配線幹線部を構成する
金属配線層２１とが共に第１層配線として一体く形成さ
れ、この金属配線層２１の上部に同じく電源配線幹線部
を構成する金属配線層２２が第２層配線として誘電体層
６２を介して積層された形となっている。

このように、電源配線の配線構造を前述した原理に基づ
く積層構造とすることＫより、該電源の対接地容量は飛
躍的に増大することとなル、上記トランジスタ等に対し
て安定かつ高能率な給電を行なうことができるようにな
る。

またこの実施例のようく、電源配線幹線部のみを上記対
接地容量の増大を図るべく積層構造とし、素子領域にあ
る各素子への給電はこれら積層構造をもつ金属配線層２
１および２２にそれぞれ電気的に接続された単層構造の
第３および第４の金属配線層２３および２４を通じて行
なうようＫすれば、同素子領域にある各素子間の配線も
容易となる。特にこうしたマスタスライス方式のＬＳＩ
におい【は、局部的な配線不能領域の発生を防ぐ上でも
有益である。

なお、この実施例では、積層構造とする電源配線幹線部
の第１層配線すなわち金属配線層２１を第４図に示した
ように平坦に着膜された誘電体層６１の上に敷設するよ
うにしたが、他に例えば、第４図（４）Ｋ対応する部分
、すなわち先の第２図でいうＡ　−Ａ’線部における断
面部分に対応する断面図として別に第５図に示すように
、上記誘電体層６１の上記金属配線層２１が敷設される
部分にこれと沿うよう予め溝Ｍを形成しておき、この形
成した溝Ｍの上から上記金属配線層２１を着層するよう
にしてもよい、このように、誘電体層６１の金属配線層
２１が敷設される部分の層厚を積極的に薄くすれば、こ
れに追従して同金属配線層２１の対接地容量が増大する
。すなわち前述したこの発明の効果としてよ）大きな効
果が期待できる。こうした例での第４図（Ｂ）および（
Ｃ’）に対応する部分の図示は割愛したが、いずれも同
電源配線幹線部における構造はこの第５図に準するとす
る。

ただし、上記溝Ｍの形成態様は他に第６図に示すような
態様としてもよい。

ところで、前述したこの発明の原理は、次のことをも意
味する。

同原理をｃＭｏｓの回路に適用した例として第７図を参
照して説明する。。

すなわち０Ｍ０８　においては、ｎ形基板１１がＶＤＤ
電位ＫＡシ、Ｐウェル１２がＶＳＳ電位にあることから
、ｎ形基板１１上に電源配線を形成する場合には、第７
図右側に示すように１該基板１１と異電位のＶａＳ電位
にある金属配線層７１を第１層配線として下層に形成し
て、　ＶＤＤ電位にある金属配線層７２を第２層配線と
してその上層く形成し、Ｐウェル１２上に電源配線を形
成する場合には、逆に第７図左側に示すように、該Ｐウ
ェル１２と異電位のＶＤＤ電位にある金属配線層７２を
第１層配線として下層に形成して、ｖＳＳ電位にある金
属配線層７１を第２層配線としてその上層に形成するよ
うにする、このようにまたとえ２つの金属配線層の積層
１Ａ係が逆転してもそのペースとなる半導体基板（Ｐウ
ェルも特定の性ａｔもりた基体であるから、この場合上
記Ｐウェル１２も独立した半導体基板とみなす）の電位
に応じて積極的に同原理を全うするようＫすれば、前述
と同様の効果を得ることができる。

【図面の簡単な説明】

第１図はこの発明にかかる半導体集積回路の一実施例を
示す平面略図、第２図は第１図に示した実施例の部分拡
大平面図、第３図は第２図に示した単位機能素子の電気
的構成を示す等価回路図、第４図は第２図のＡ　−Ａ’
線部、Ｂ−Ｂ’線部およびＣ−Ｃ’線部における同実施
例の断面構造を模式的に示す断面図、第５図および第６
図および第７図はそれぞれこの発明にかかる半導体集積
回路の他の実施例における部分断面構造を模式的に示す
断面図、第７図はこの発明の原理を示す略図である。 １０．１１・・・半導体基板、２１，２２．２３゜２４
．７１，７２・・・金属配線層、６１．６２・・・誘電
体層−”　Ｓ　Ｌ・・・単位機能素子。

Claims (3)

【特許請求の範囲】
1. （１）多数の半導体能動素子を具えた半導体基板上に電
   源配線として配される第１および第２の２つの金属配線
   層をそれぞれ積層して形成するとともに、これら第１お
   よび第２の金属配線層と半導体基板との間、および第１
   の金属配線層と第２の金属配線層との間に静電容量素子
   を形成すべくそれぞれ誘電体を介在させた半導体集積回
   路であって、 前記第１および第２の金属配線層のうち、前記半導体基
   板と同電位となる金属配線層を上層に、前記半導体基板
   と異電位となる金属配線層を下層にそれぞれ積層した半
   導体集積回路。
2. （２）前記第１および第２の金属配線層は、素子領域以
   外の電源配線領域に配される幹線電源配線である特許請
   求の範囲第（１）項記載の半導体集積回路。
3. （３）前記半導体能動素子は、マスタスライス方式にて
   結線される単位機能素子である特許請求の範囲第（２）
   項記載の半導体集積回路。